相位指示电路、转换器芯片及多芯片同步系统技术方案

本发明专利技术提供一种相位指示电路、转换器芯片及多芯片同步系统，相位指示电路包括延时线模块、并联采样模块、相位指示模块及寄存器模块；延时线模块接收同步信号，用于对同步信号进行2

【技术实现步骤摘要】
相位指示电路、转换器芯片及多芯片同步系统


[0001]本专利技术涉及集成电路
，特别是涉及一种相位指示电路、转换器芯片及多芯片同步系统。

技术介绍

[0002]高速模数转换器（ADC）或数模转换器（DAC）芯片应用于需要多芯片同步的场景时，往往需要两个同步的全局信号；一个是参考时钟（通常命名为REFCLK），为各个ADC/DAC芯片提供同步的采样时钟，保证各个芯片在同一时刻采样；另一个是同步信号（通常命名为SYSREF），为各个ADC/DAC芯片标定相位，从而使得采样数据同步。
[0003]但是，如果系统规模较大，各个芯片间距拉的较远，有可能会导致SYSREF到达各个芯片的时间偏离较大；另外，若SYSREF的频率较低，信号的上升沿或下降沿较缓，有可能会导致系统同步功能出错。因此，有必要对SYSREF进行相位偏差指示，以便于系统进行相应的相位调整。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种相位指示电路、转换器芯片及多芯片同步系统，用于解决现有技术中无法对同步信号进行相位偏差指示的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种相位指示电路，所述相位指示电路包括：延时线模块、并联采样模块、相位指示模块及寄存器模块；所述延时线模块接收同步信号，用于对所述同步信号进行2
M
级延时并生成2
M
个延时信号，其中，M为大于1的整数；所述并联采样模块与所述延时线模块相连，以参考时钟作为采样时钟，对2
M
个所述延时信号进行同步采样并生成2
M
个采样信号；所述相位指示模块与所述并联采样模块相连，以所述参考时钟作为工作时钟，根据2
M
个所述采样信号的值来指示所述同步信号相对于所述参考时钟的相位偏差，并在所述相位偏差小于预设偏差时生成同步时钟；所述寄存器模块与所述相位指示模块相连，用于对2
M
个所述采样信号进行存储。
[0006]可选地，所述延时线模块包括2
M
个级联的延时单元，各所述延时单元的电路结构相同，包括第一反相器、第二反相器及延时量配置器；所述第一反相器的输入端作为所述延时单元的输入端，输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述延时单元的输出端；所述延时量配置器连接于所述第一反相器的输出端和参考地之间，用于配置所述延时单元的延时量；其中，各所述延时单元的延时量相同，所述延时线模块的总延时量大于所述参考时钟的时钟周期的一半且小于所述参考时钟的时钟周期。
[0007]可选地，所述延时量配置器包括2
N
个并联的开关电容部分，各所述开关电容部分
的电路结构相同，包括开关及电容，二者串联，各所述开关受控于相应开关控制信号；其中，N为大于1的整数。
[0008]可选地，所述并联采样模块包括2
M
个D触发器；2
M
个所述D触发器的时钟端连接所述参考时钟，2
M
个所述D触发器的数据端对应连接2
M
个所述延时信号，2
M
个所述D触发器的输出端生成2
M
个所述采样信号。
[0009]可选地，所述同步信号包括单个脉冲信号或周期性脉冲信号；所述同步信号的第一个上升沿和所述参考时钟的第一个上升沿同时到来时，所述D触发器包括下降沿D触发器；所述同步信号的第一个下降沿和所述参考时钟的第一个上升沿同时到来时，所述D触发器包括上升沿D触发器。
[0010]可选地，所述相位指示模块包括时钟选择单元及指示处理单元；所述时钟选择单元受控于系统启动信号开始工作，并将所述参考时钟作为工作时钟输出至所述指示处理单元，及根据时钟复位信号进行输出复位；所述指示处理单元与所述时钟选择单元及所述并联采样模块相连，用于根据2
M
个所述采样信号的值来指示所述同步信号相对于所述参考时钟的相位偏差，并在所述相位偏差小于所述预设偏差时，将与第一级延时对应的所述采样信号作为所述同步时钟输出，及根据指示结果生成所述时钟复位信号。
[0011]可选地，所述相位指示电路还包括：手动选择模块，与所述并联采样模块相连，用于根据选控信号从2
M
个所述采样信号中选择一个作为所述同步时钟输出。
[0012]本专利技术还提供一种转换器芯片，所述转换器芯片包括如上所述的相位指示电路。
[0013]可选地，所述转换器芯片包括模数转换器芯片或数模转换器芯片。
[0014]本专利技术还提供一种多芯片同步系统，所述多芯片同步系统包括至少两个如上所述的转换器芯片。
[0015]如上所述，本专利技术的相位指示电路、转换器芯片及多芯片同步系统，通过延时线模块、并联采样模块、相位指示模块及寄存器模块的设计，利用参考时钟对同步信号进行相位偏差指示，有利于对同步信号进行相位调整；本专利技术电路结构简单，无需高频时钟，易于集成到芯片上，且功耗较低。
附图说明
[0016]图1显示为相位指示电路的结构示意图。
[0017]图2显示为延时线模块的结构示意图。
[0018]图3显示为延时单元的结构示意图。
[0019]图4显示为开关电容部分的结构示意图。
[0020]图5显示为并联采样模块的结构示意图。
[0021]图6显示为相位指示模块的结构示意图。
[0022]图7显示为多芯片同步系统中，各转换器芯片的寄存器模块中存储的采样信号的状态及其相应表征的示意图。
[0023]图8显示为图7第二栏对应的各转换器芯片中相位指示电路的相应节点波形图。
[0024]元件标号说明10相位指示电路，100延时线模块，110延时单元，111延时量配置器，111a开关电容
部分，200并联采样模块，210D触发器，300相位指示模块，310时钟选择单元，320指示处理单元，400寄存器模块，500手动选择模块。
具体实施方式
[0025]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0026]请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0027]如图1所示，本实施例提供一种相位指示电路10，包括延时线模块100、并联采样模块200、相位指示模块300及寄存器模块400；进一步的，还包括手动选择模块500。其中：延时线模块100接收同步信号SYSREF，用于对同步信号SYSREF进行2...

【技术保护点】

【技术特征摘要】
1.一种相位指示电路，其特征在于，所述相位指示电路包括：延时线模块、并联采样模块、相位指示模块及寄存器模块；所述延时线模块接收同步信号，用于对所述同步信号进行2
M
级延时并生成2
M
个延时信号，其中，M为大于1的整数；所述并联采样模块与所述延时线模块相连，以参考时钟作为采样时钟，对2
M
个所述延时信号进行同步采样并生成2
M
个采样信号；所述相位指示模块与所述并联采样模块相连，以所述参考时钟作为工作时钟，根据2
M
个所述采样信号的值来指示所述同步信号相对于所述参考时钟的相位偏差，并在所述相位偏差小于预设偏差时生成同步时钟；所述寄存器模块与所述相位指示模块相连，用于对2
M
个所述采样信号进行存储。2.根据权利要求1所述相位指示电路，其特征在于，所述延时线模块包括2
M
个级联的延时单元，各所述延时单元的电路结构相同，包括第一反相器、第二反相器及延时量配置器；所述第一反相器的输入端作为所述延时单元的输入端，输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述延时单元的输出端；所述延时量配置器连接于所述第一反相器的输出端和参考地之间，用于配置所述延时单元的延时量；其中，各所述延时单元的延时量相同，所述延时线模块的总延时量大于所述参考时钟的时钟周期的一半且小于所述参考时钟的时钟周期。3.根据权利要求2所述的相位指示电路，其特征在于，所述延时量配置器包括2
N
个并联的开关电容部分，各所述开关电容部分的电路结构相同，包括开关及电容，二者串联，各所述开关受控于相应开关控制信号；其中，N为大于1的整数。4.根据权利要求1所述的相位指示电路，其特征在于，所述并联采样模块包括2
M
个D触发器；2
M
...

【专利技术属性】
技术研发人员：刘家瑞，郁发新，王志宇，陈华，
申请(专利权)人：浙江大学，
类型：发明
国别省市：