本申请实施例公开了一种芯片验证装置及方法、电子设备、计算机可读存储介质。芯片验证装置包括：缓存模块，用于基于采样时钟信号写入待验证芯片输出的采样数据；以及，基于读取时钟信号将采样数据读出至转换模块；采样时钟信号是根据采样数据对应的至少一个时钟域下的多个时钟信号确定的；采样时钟信号的频率大于读取时钟信号的频率；转换模块，用于将采样数据转换为波形数据；显示模块，用于基于波形数据显示波形结果；波形结果用于确定待验证芯片的验证结果。片的验证结果。片的验证结果。
【技术实现步骤摘要】
芯片验证装置及方法、电子设备、计算机可读存储介质
[0001]本申请涉及电子
，尤其涉及芯片验证装置及方法、电子设备、计算机可读存储介质。
技术介绍
[0002]目前，可编程阵列逻辑(Field Programmable Gate Array，FPGA)验证平台可以支持芯片验证，FPGA平台通常可以基于采样时钟来采集待验证芯片的输出数据，对待验证芯片的输出数据进行波形显示，进而直观的展示待验证芯片的代码问题。然而，由于待验证平台各种信号可能不同步或不同频，为了采集到完整的输出数据，需要较高的采样时钟频率，而FPGA本身资源有限，将导致采集的数据量减少，芯片验证结果的准确性不足。
技术实现思路
[0003]本申请实施例提供一种芯片验证装置及方法、电子设备、计算机可读存储介质，提高了芯片验证的准确性。
[0004]本申请的技术方案是这样实现的：
[0005]本申请实施例提供了一种芯片验证装置，包括：
[0006]缓存模块，用于基于采样时钟信号写入待验证芯片输出的采样数据；以及，基于读取时钟信号将所述采样数据读出至转换模块；所述采样时钟信号是根据所述采样数据对应的至少一个时钟域下的多个时钟信号确定的；所述采样时钟信号的频率大于所述读取时钟信号的频率；
[0007]所述转换模块，用于将所述采样数据转换为波形数据；
[0008]显示模块，用于基于所述波形数据显示波形结果；所述波形结果用于确定所述待验证芯片的验证结果。
[0009]本申请实施例提供了一种芯片验证方法，包括：
[0010]通过缓存模块，基于采样时钟信号写入待验证芯片输出的采样数据；以及，基于读取时钟信号将所述采样数据读出至转换模块；所述采样时钟信号是根据所述采样数据对应的至少一个时钟域下的多个时钟信号确定的；所述采样时钟信号的频率大于所述读取时钟信号的频率；
[0011]通过所述转换模块，将所述采样数据转换为波形数据；
[0012]通过显示模块，基于所述波形数据显示波形结果；所述波形结果用于确定所述待验证芯片的验证结果。
[0013]本申请实施例提供了一种电子设备，包括：
[0014]存储器，用于存储计算机程序；
[0015]处理器，用于在所述计算机程序运行时，执行上述芯片验证方法。
[0016]本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序，用于被处理器执行时，实现上述芯片验证方法。
[0017]本申请实施例提供一种芯片验证装置、方法及设备、计算机可读存储介质，由于采样数据可以先写入缓存模块，再由缓存模块发送给转换模块；如此，转换模块可以采用比采样时钟信号的频率更低的读取时钟信号来接收采样数据，减少转换模块的资源占用，增提高转换模块接收数据深度的能力，如此，基于转换模块接收的数据显示波形结果，能够提高待验证芯片验证结果的准确性。
附图说明
[0018]图1为本申请实施例提供的一种相关技术中的芯片验证过程的示意图；
[0019]图2为本申请实施例提供的一种可选的芯片验证装置的结构示意图；
[0020]图3为本申请实施例提供的一种可选的芯片验证过程的示意图；
[0021]图4为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0022]图5为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0023]图6为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0024]图7为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0025]图8为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0026]图9为本申请实施例提供的一种可选的缓存模块的结构示意图；
[0027]图10为本申请实施例提供的一种可选的芯片验证方法的流程示意图；
[0028]图11为本申请实施例提供的一种可选的电子设备的硬件结构示意图。
具体实施方式
[0029]为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0030]在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
[0031]在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
[0032]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
[0033]为便于理解本方案，在对本申请实施例进行说明之前，对本申请实施例中的应用背景进行说明。
[0034]图1示出了一种相关技术中的芯片验证过程示意图，如图1所示，待验证芯片01输出的采样数据(包括signal_0、signal_1
……
signal_n)传输至芯片验证装置10，通过芯片验证装置10输出采样信的波形结果。芯片验证装置10包括转换(debug)模块101和显示(monitor)模块102，转换模块101的存储数据的功能和待验证芯片01可以通过FPGA平台实
现，转换模块101的其他功能和显示模块102可以为上述FPGA平台配套的debug_software实现。其中，转换模块101可以基于采样时钟(sample clock)采集待验证芯片将输出信号转换为波形数据，将波形数据发送到显示模块102，显示模块102基于波形数据显示波形结果。FPGA平台本身也是一种芯片产品，其中的转换模块101需要采样时钟来触发对待验证芯片输出信号的采集。受到FPGA本身资源的限制，在输出信号不同步、不同频或者频率差异大的情况下，部分输出信号可能未采集到，导致采集的信号不完整，影响芯片验证结果的准确性。为了采集到所有的输出信号，需要将采样时钟设置为较高的频率，但是过高的频率会导致时域时序无法收敛，如此，只能减少待验证芯片输出数据的数据深度(data depth)，也即减少了采集的数据量，仍然会影响芯片验证结果的准确性。以FPGA VU440芯片为例，输出数据的数据深度最大可支持到131072，但实际应用中由于需要考虑芯片的设计复杂度和时序收敛，一般选择4096和8192，而这样的数据深度很难满足验证需求。
[0035]为了解决上述问题，本申请实施例提供一种芯片验证装置，图2为本申请实施例提供的一种可选的芯片验证装置的结构示意图。如图2所示，芯片验证装置20可以包括：缓存模块201，用于基于采样时钟信号写入本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种芯片验证装置，其特征在于，包括：缓存模块，用于基于采样时钟信号写入待验证芯片输出的采样数据；以及，基于读取时钟信号将所述采样数据读出至转换模块；所述采样时钟信号是根据所述采样数据对应的至少一个时钟域下的多个时钟信号确定的；所述采样时钟信号的频率大于所述读取时钟信号的频率；所述转换模块，用于将所述采样数据转换为波形数据；显示模块，用于基于所述波形数据显示波形结果；所述波形结果用于确定所述待验证芯片的验证结果。2.根据权利要求1所述的装置，其特征在于，所述缓存模块包括：存储队列，用于在所述采样时钟信号有效的情况下，将所述采样数据保存在写入指针指示的待写入位置；以及，在所述读取时钟信号有效的情况下，将读取指针指示的待读取位置上的采样数据读出至所述转换模块。3.根据权利要求2所述的装置，其特征在于，所述缓存模块还包括：使能模块，用于响应写入指令，向所述存储队列发送写入使能信号；以及，响应读取指令，向所述存储队列发送读取使能信号；所述存储队列，还用于响应所述写入使能信号，在所述采样时钟信号有效的情况下，将所述采样数据保存在所述待写入位置；以及，在所述读取时钟信号有效的情况下，将所述待读取位置上的采样数据读出至所述转换模块。4.根据权利要求3所述的装置，其特征在于，所述缓存模块还包括：指针位置管理模块；所述使能模块，还用于在所述采样时钟信号有效的情况下，向所述指针位置管理模块发送写入位置更新信号；以及，在所述读取时钟信号有效的情况下，向所述指针位置管理模块发送读取位置更新信号；所述指针位置管理模块，还用于响应写入位置更新信号，将所述待写入位置更新至下一个位置，得到更新后的待写入位置；将所述更新后的待写入位置发送给所述存储队列；以及，响应读取位置更新信号，将所述待读取位置更新至下一个位置，得到更新后的待读取位置；将所述更新后的待读取位置发送给所述存储队列；所述存储队列，还用于在所述采样时钟信号有效的情况下，将所述采样数据保存在所述更新后的待写入位置；以及，在所述读取时钟信号有效的情况下，将所述更新后的待读取位置上的采样数据读取至所述转换模块。5.根据权利要求4所述的装置，其特征...
【专利技术属性】
技术研发人员：余志同，张亚苹，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：
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