一种高可靠性半导体器件制造技术

本实用新型专利技术提供了一种高可靠性半导体器件，属于半导体技术领域，该半导体器件包括基体，基体上间隔设置有第一导电类型阱，相邻两个第一导电类型阱之间设置有JFET区；第一导电类型阱内设有雪崩电荷缓冲区，雪崩电荷缓冲区包括第二导电类型阱源区以及第一导电类型接触区，第一导电类型接触区位于第二导电类型阱源区一侧，第一导电类型接触区的宽度自芯片边缘向芯片中央递增。该高可靠性半导体器件具有较高的抗雪崩能力，而且能够改善碳化硅MOSFET芯片工作状态时内部温度分布不均匀问题，使得器件具有较高的工作稳定性。器件具有较高的工作稳定性。器件具有较高的工作稳定性。

【技术实现步骤摘要】
一种高可靠性半导体器件


[0001]本技术涉及半导体
，尤其涉及一种高可靠性半导体器件。

技术介绍

[0002]具有禁带宽度宽，临界击穿电场高，饱和漂移速度高等优势具有高频、高压、耐高温、抗辐射等优异的工作能力。以碳化硅材料制备的MOSFET器件，具备低导通损耗、快开关速度、高工作频率等诸多优异特性，现已逐渐在电动汽车、充电桩、新能源发电、工业控制、柔性直流输电等应用场景中得到推广和使用。
[0003]碳化硅MOSFET在反向阻断时，利用N
‑
漂移层耗尽来承受高的反向偏压，而曲率效应使得p型基区拐角出现电场峰值。器件发生雪崩后大量雪崩电荷会在强电场的作用下穿过p型基区拐角处泄放，雪崩电荷泄放产生的电流会造成局部温度升高，最终可能会超过器件最高工作温度，使器件发生失效。另一方面由于碳化硅栅氧化层界面态密度较高、可靠性较差的问题的影响，碳化硅MOSFET一般难以承受较高的结温，碳化硅MOSFET芯片在工作状态下，由于芯片不同区域散热效率的不同，芯片不同区域间会出现温度梯度，芯片中央区域往往表现出较高的结温，使得碳化硅MOSFET芯片在部分区域结温未达极限的情况下仍存在高温失效的风险，对碳化硅MOSFET器件的可靠性造成不利影响。
[0004]因此，需要对现有的碳化硅MOSFET器件进行改进，以提高碳化硅MOSFET器件的工作稳定性。

技术实现思路

[0005]为克服相关技术中存在的问题，本技术的目的是提供一种高可靠性半导体器件，该高可靠性半导体器件具有较高的抗雪崩能力，而且能够改善碳化硅MOSFET芯片工作状态时内部温度分布不均匀问题，使得器件具有较高的工作稳定性。
[0006]一种高可靠性半导体器件，包括：
[0007]基体；
[0008]所述基体上间隔设置有第一导电类型阱，相邻两个所述第一导电类型阱之间设置有JFET区；所述第一导电类型阱内设有雪崩电荷缓冲区，所述雪崩电荷缓冲区包括第二导电类型阱源区以及第一导电类型接触区，所述第一导电类型接触区位于所述第二导电类型阱源区一侧，所述第一导电类型接触区的宽度自芯片边缘向芯片中央递增。
[0009]在本技术较佳的技术方案中，相邻两个所述第一导电类型阱上表面覆盖有栅氧化层，所述栅氧化层覆盖在所述第一导电类型阱、所述第二导电类型阱源区以及所述JFET区上。
[0010]在本技术较佳的技术方案中，所述栅氧化层上表面覆盖有多晶硅栅。
[0011]在本技术较佳的技术方案中，相邻两个第一导电类型阱上覆盖有第一金属层，所述第一金属层将所述栅氧化层、所述多晶硅栅完全包覆。
[0012]在本技术较佳的技术方案中，所述多晶硅栅与所述金属层之间设有隔离介质
层。
[0013]在本技术较佳的技术方案中，所述基体包括由上至下依次设置的漂移层、缓冲层以及衬底，所述衬底的底部设有栅极金属层。
[0014]在本技术较佳的技术方案中，所述第二导电类型阱源区的宽度为0.1μm
‑
3.0μm，所述第二导电类型阱源区深度为0.2μm
‑
0.5μm，第二导电类型阱源区的杂质浓度为1x10
18
cm
‑3‑
1x10
19
cm
‑3。
[0015]在本技术较佳的技术方案中，所述第一导电类型接触区的宽度为0.1μm
‑
3.0μm，所述第一导电类型接触区的深度为0.2μm
‑
0.7μm，所述第一导电类型接触区的的杂质浓度为2x10
18
cm
‑3‑
2x10
19
cm
‑3。
[0016]在本技术较佳的技术方案中，所述第一导电类型接触区位于芯片边缘的宽度Wp+为0.1μm
‑
3.0μm，位于芯片中央的所述第一导电类型接触区的宽度Wp+为1.0μm
‑
10.0μm，且自芯片边缘至芯片中央的所述第一导电类型接触区宽度呈递增分布规律，递增梯度为1μm
‑
10μm每毫米。
[0017]在本技术较佳的技术方案中，所述第一导电类型阱宽度为0.1μm
‑
10.0μm，所述第一导电类型阱的深度为0.2μm
‑
0.7μm。
[0018]在本技术较佳的技术方案中，所述第一导电类型阱内掺杂浓度等于所述第一导电类型接触区的掺杂浓度。
[0019]在本技术较佳的技术方案中，所述第一导电类型阱和所述雪崩电荷缓冲层的形状为条形、圆形、环形、正四边形、正六边形以及正八边形中的一种或多种的组合。
[0020]本技术的有益效果为：
[0021]本技术提供的一种高可靠性半导体器件，该器件的基体上间隔设置有第一导电类型阱，相邻两个第一导电类型阱之间设置有JFET区；所述第一导电类型阱内设有雪崩电荷缓冲区。通过雪崩电荷缓冲区的设置，使得雪崩电流在雪崩电荷缓冲区呈现离散分布，这能够极大缓和器件的局部雪崩击穿，提高器件的抗雪崩击穿能力。同时由于第一导电类型接触区的宽度自芯片边缘向芯片中央递增，呈非均匀分布规律的状态，从而降低芯片中央区域较高的结温，使芯片的温度分布较为均匀，提高碳化硅MOSFET可靠性与工作稳定性。
附图说明
[0022]图1是本技术提供的高可靠性半导体器件的结构示意图。
[0023]附图标记：
[0024]1、栅极金属层；2、基体；21、衬底；22、缓冲层；23、漂移层；3、第一导电类型阱；4、雪崩电荷缓冲区；41、第一导电类型接触区；42、第二导电类型阱源区；5、栅氧化层；6、多晶硅栅；7、隔离介质层；8、第一金属层；9、JFET区。
具体实施方式
[0025]下面将参照附图更详细地描述本技术的优选实施方式。虽然附图中显示了本技术的优选实施方式，然而应该理解，可以以各种形式实现本技术而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本技术更加透彻和完整，并且能够将本技术的范围完整地传达给本领域的技术人员。
[0026]在本技术使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本技术。在本技术和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
[0027]应当理解，尽管在本技术可能采用术语“第一”、“第二”、“第三”等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本技术范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高可靠性半导体器件，其特征在于，包括：基体；所述基体上间隔设置有第一导电类型阱，相邻两个所述第一导电类型阱之间设置有JFET区；所述第一导电类型阱内设有雪崩电荷缓冲区，所述雪崩电荷缓冲区包括第二导电类型阱源区以及第一导电类型接触区，所述第一导电类型接触区位于所述第二导电类型阱源区一侧，所述第一导电类型接触区的宽度自芯片边缘向芯片中央递增。2.根据权利要求1所述的高可靠性半导体器件，其特征在于：相邻两个所述第一导电类型阱上表面覆盖有栅氧化层，所述栅氧化层覆盖在所述第一导电类型阱、所述第二导电类型阱源区以及所述JFET区上。3.根据权利要求2所述的高可靠性半导体器件，其特征在于：所述栅氧化层上表面覆盖有多晶硅栅。4.根据权利要求3所述的高可靠性半导体器件，其特征在于：相邻两个第一导电类型阱上覆盖有第一金属层，所述第一金属层将所述栅氧化层、所述多晶硅栅完全包覆。5.根据权利要求4所述的高可靠性半导体器件，其特征在于：所述多晶硅栅与所述金属层之间设有隔离介质层。6.根据权利要求1
‑
5任一项所述的高可靠性半导体器件，其特征在于：所述基体包括由上至下依次设置的漂移层、缓冲层以及衬底，所述衬底的底部设有栅极金属层。7.根据权利要求1
‑
5任一项所述的高可靠性半导体器件，其特征在于：所述第二导电类型阱源区的宽度为0.1μm
‑
3.0μm，所述第二导电类型阱源区深度为0.2μm
‑
0.5μm，第二导电类型阱源区的杂质浓度为1x10
18
cm
‑3‑
1x10
19
cm
‑3。8.根据...

【专利技术属性】
技术研发人员：牛喜平，杨霏，魏晓光，桑玲，安运来，张文婷，杨同同，罗伟霞，田琰，刘瑞，杜泽晨，李晨萌，
申请(专利权)人：北京智慧能源研究院，
类型：新型
国别省市：