本实用新型专利技术公开了一种高频SiC MOSFET器件，所述高频SiC MOSFET器件包括一外延层，外延层上具有至少两侧沟槽和位于所述两侧沟槽之间的栅极沟槽，其中，栅极沟槽具有：栅极多晶硅，位于栅极沟槽内上部；源极多晶硅，位于栅极沟槽内下部；氧化物介质层，位于栅极沟槽的侧壁与所述栅极多晶硅、所述栅极沟槽的侧壁与所述源极多晶硅、以及所述栅极多晶硅与所述源极多晶硅之间。本实用新型专利技术在栅极沟槽处设置由栅极多晶硅、源极多晶硅以及氧化物介质层组成的屏蔽栅结构，在维持现有器件低栅氧电场强度低Crss优点的同时，通过氧化物介质层中的源极氧化物结构进一步优化器件的Crss，降低器件的开关损耗，使得器件拥有更低的开关损耗和更优秀的FOM，进而满足高频应用的需求。进而满足高频应用的需求。进而满足高频应用的需求。
【技术实现步骤摘要】
高频SiC MOSFET器件
[0001]本技术属于半导体
，具体涉及一种高频SiC MOSFET器件。
技术介绍
[0002]SiC MOSFET器件由于自身材料特性可以在相对Si器件更高的频率工作，现有SiC MOSFET器件结构如图1所示，包括外延层(Epi)101、外延层中侧沟槽(Side Trench)102、外延层中栅极沟槽(Gate Trench)103、多晶硅(Poly)104、栅极氧化物(GOX)105、P型掺杂体区(P
‑
body)106、P型掺杂阱区(P
‑
well)107、N型掺杂区(N+)108、介质隔离层(ILD)109、金属电极(AlCu)110等部分。现有的沟槽结构SiC MOSFET器件的Crss/Q
G
仍不够低，无法满足高频应用的要求。
技术实现思路
[0003]本技术针对现有的沟槽结构SiC MOSFET器件无法满足高频应用的的技术问题，目的在于提供一种高频SiC MOSFET器件。
[0004]本技术的目的之一在于提供一种高频SiC MOSFET器件，所述高频SiC MOSFET器件包括一外延层，所述外延层上具有至少两侧沟槽和位于所述两侧沟槽之间的栅极沟槽，其中，所述栅极沟槽具有：
[0005]栅极多晶硅，位于所述栅极沟槽内上部；
[0006]源极多晶硅，位于所述栅极沟槽内下部；
[0007]氧化物介质层，位于所述栅极沟槽的侧壁与所述栅极多晶硅、所述栅极沟槽的侧壁与所述源极多晶硅、以及所述栅极多晶硅与所述源极多晶硅之间。
[0008]可选地，所述氧化物介质层包括：
[0009]栅极氧化物，位于所述栅极多晶硅与所述栅极沟槽侧壁之间；
[0010]源极氧化物，位于所述源极多晶硅与所述栅极沟槽侧壁之间；
[0011]多晶硅间氧化物，位于所述栅极多晶硅与所述源极多晶硅之间。
[0012]可选地，所述栅极氧化物为薄氧化物介质层，所述源极氧化物为厚氧化物介质层。
[0013]可选地，所述栅极氧化物：所述源极氧化物：所述多晶硅间氧化物的厚度为1：1.5～3.5：3～7。
[0014]可选地，所述栅极氧化物：所述源极氧化物：所述多晶硅间氧化物的厚度为1：1.8～2.2：3.6～2.4。
[0015]可选地，所述栅极多晶硅的高度：所述源极多晶硅的高度：所述多晶硅间氧化物的厚度：所述栅极沟槽的深度为1：0.8～1.0：0.18～0.22：1.9～2.2。
[0016]可选地，所述栅极多晶硅的高度：所述源极多晶硅的高度：所述多晶硅间氧化物的厚度：所述栅极沟槽的深度为1：0.9：0.2：2。
[0017]可选地，所述SiC MOSFET器件还包括：
[0018]至少两阱区，位于所述外延层上，所述两侧沟槽分别设于所述两阱区内；
[0019]体区，位于所述外延层上，位于所述两阱区之间；
[0020]源区，位于所述外延层上且位于所述体区上。
[0021]可选地，所述栅极沟槽从上往下依次贯穿所述源区和所述体区并延伸伸入至所述外延层。
[0022]可选地，所述体区为P型掺杂类型的P型掺杂区，所述源区为N型掺杂类型的N型掺杂区，所述阱区为P型掺杂类型的P型掺杂区。
[0023]可选地，所述SiC MOSFET器件还包括：
[0024]介质隔离层，位于所述源区和所述栅极沟槽的所述栅极多晶硅上；
[0025]金属电极，位于所述介质隔离层上，所述栅极沟槽和所述金属电极由所述介质隔离层隔开。
[0026]本技术的积极进步效果在于：本技术的高频SiC MOSFET器件在栅极沟槽处设置由栅极多晶硅、源极多晶硅以及氧化物介质层组成的屏蔽栅结构，在维持现有器件低栅氧电场强度低Crss优点的同时，通过氧化物介质层中的源极氧化物结构进一步优化器件的Crss，降低器件的开关损耗，使得器件拥有更低的开关损耗和更优秀的FOM，进而满足高频应用的需求。
附图说明
[0027]图1为现有技术的器件的一种断面结构图；
[0028]图2为本技术器件的一种断面结构图；
[0029]图3为本技术器件的一种工艺流程图；
[0030]图4为本技术器件、现有器件和传统沟槽器件的通态输出特性曲线对比图；
[0031]图5为本技术器件、现有器件和传统沟槽器件的Crss对比图；
[0032]图6为本技术器件、现有器件和传统沟槽器件的开关损耗对比图；
[0033]图7为本技术器件、现有器件和传统沟槽器件的功率损耗对比图。
具体实施方式
[0034]以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。
[0035]图2为本技术的高频SiC MOSFET器件的断面结构，如图中所示，本技术的SiC MOSFET器件包括外延层201，外延层201为第一掺杂类型，外延层201优选为N型掺杂类型。在外延层201的正上方设有体区202，体区202为第二掺杂类型，第二掺杂类型与第一掺杂类型相反，体区202优选为P型掺杂类型的P型掺杂区(body)。在体区202上设有源区203，源区203为第一掺杂类型，优选为N型掺杂类型的N型掺杂区(N+)。
[0036]在外延层201上还设有栅极沟槽204，栅极沟槽204优选从上往下依次贯穿源区203和体区202并延伸入外延层201内。栅极沟槽204内上部设有栅极多晶硅205，栅极沟槽204内下部设有源极多晶硅206。栅极沟槽204内还设有氧化物介质层，氧化物介质层包括栅极氧化物207，栅极氧化物207位于栅极多晶硅205与栅极沟槽204侧壁之间；多晶硅间氧化物
208，位于栅极多晶硅205与源极多晶硅206之间；源极氧化物209，位于源极多晶硅206与栅极沟槽204侧壁之间。其中，栅极氧化物207为薄氧化物介质层，源极氧化物209为厚氧化物介质层，栅极氧化物207：源极氧化物209：多晶硅间氧化物208的厚度为1：1.5～3.5：3～7，优选为1：1.8～2.2：3.6～2.4。栅极多晶硅205的高度：源极多晶硅206的高度：多晶硅间氧化物208的厚度：所述栅极沟槽的深度为1：0.8～1.0：0.18～0.22：1.9～2.2，优选为1：0.9：0.2：2。
[0037]在外延层上设有至少两阱区210，在两阱区210内分别设有侧沟槽211两阱区210为第二掺杂类型，优选为P型掺杂类型的P型掺杂区(well)，侧沟槽211上设有用于隔开金属电极214和阱区210的氧化物介质层。
[0038]在源区203靠近栅极沟槽204的一侧以本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种高频SiC MOSFET器件，其特征在于所述高频SiC MOSFET器件包括一外延层，所述外延层上具有至少两侧沟槽和位于所述两侧沟槽之间的栅极沟槽，其中，所述栅极沟槽具有：栅极多晶硅，位于所述栅极沟槽内上部；源极多晶硅，位于所述栅极沟槽内下部；氧化物介质层，位于所述栅极沟槽的侧壁与所述栅极多晶硅、所述栅极沟槽的侧壁与所述源极多晶硅、以及所述栅极多晶硅与所述源极多晶硅之间。2.如权利要求1所述高频SiC MOSFET器件，其特征在于所述氧化物介质层包括：栅极氧化物，位于所述栅极多晶硅与所述栅极沟槽侧壁之间；源极氧化物，位于所述源极多晶硅与所述栅极沟槽侧壁之间；多晶硅间氧化物，位于所述栅极多晶硅与所述源极多晶硅之间。3.如权利要求2所述高频SiC MOSFET器件，其特征在于所述栅极氧化物为薄氧化物介质层，所述源极氧化物为厚氧化物介质层。4.如权利要求3所述高频SiC MOSFET器件，其特征在于所述栅极氧化物：所述源极氧化物：所述多晶硅间氧化物的厚度为1：1.5～3.5：3～7。5.如权利要求4所述高频SiC MOSFET器件，其特征在于所述栅极氧化物：所述源极氧化物：所述多晶硅间氧化物的厚度为1：1.8～2.2：3.6～2.4。6.如权利要求3所述高频SiC MOSFET器件，其特征在于所...
【专利技术属性】
技术研发人员：覃源，高盼盼，
申请(专利权)人：合肥矽普半导体科技有限公司，
类型：新型
国别省市：
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