源同步数据流中插入时间信息的方法技术

本发明专利技术公开了源同步数据流中插入时间信息的方法，涉及信号处理技术领域，定义融合信号CLK_1PPS，定义源同步传输区间和时间传输区间；发送端在本地实时钟接近1秒且至少还有两个源同步时钟周期时，如果CLK_1PPS为高电平，则停止跳变，将其置位并保持，当本地实时钟达到1秒边界的时候，再将该信号复位，这样CLK_1PPS信号将产生大于两个源同步时钟周期的高电平脉冲，该脉冲的上升沿意味着接口信号进入时间传输区间，下降沿意味中绝对时间中1秒的边界；当时间传输结束，将CLK_1PPS置位至少两个时间传输的时钟周期，则接口回到源同步传输区间。本发明专利技术将时间接口融合到源同步数据流中，达到精简接口IO的目的。达到精简接口IO的目的。达到精简接口IO的目的。

【技术实现步骤摘要】
源同步数据流中插入时间信息的方法


[0001]本专利技术涉及信号处理
，具体的说，是一种源同步数据流中插入时间信息的方法。

技术介绍

[0002]在电子设备内部，板内或者板间的非高速信号传输常常使用源同步接口，比较典型的应用场景就是两片可编程门阵列FPGA之间。源同步接口通常都是并行总线。源同步接口的好处是收发两端时钟同源，并且数据时钟同步，可以避免数据流在总线两端的传输错误。源同步接口由于是并口，缺点是会占用较多的板内/板间总线输入输出接口IO。如果需要在设备内部传递时间信息，比如要把时间从一个芯片传递到另一个芯片，常见的做法是秒脉冲+串行数据的方式。秒脉冲1PPS可以精确定位绝对时间中一秒的边界，串行数据则用来告诉接收端当前的绝对时间值。接收端通过这两个信号，可以把本地实时钟的时间信息与发送端的实时钟完全同步起来。这种方法需要使用至少两个IO，即一个秒脉冲信号，一个（组）数据信号。当我们在两个芯片（如FPGA）之间，同时传输源同步数据流和时间信息时，有时候会出现IO数量紧张的场景，即没有那么多的IO来传输所有的信息，于是我们希望有一种方案能把时间信息融合到源同步的接口中，从而达到精简IO的目的。

技术实现思路

[0003]本专利技术的目的在于提供一种源同步数据流中插入时间信息的方法，用于解决现有技术中在FPGA之间同时传输源同步数据流和时间信息时会出现IO资源紧张的问题。
[0004]本专利技术通过下述技术方案解决上述问题：一种源同步数据流中插入时间信息的方法，包括：步骤S1、定义秒脉冲的信息和源同步的时钟信息的融合信号CLK_1PPS，定义源同步传输区间和时间传输区间，源同步传输区间指接口传输的是源同步数据流，时间传输区间指接口传输的是当前时间信息；步骤S2、发送端在本地实时钟接近1秒且至少还有两个源同步时钟周期的时候，如果CLK_1PPS为高电平，则停止跳变，将其置位并保持，当本地实时钟达到1秒边界的时候，再将该信号复位，这样CLK_1PPS信号将产生一个大于两个源同步时钟周期的高电平脉冲，该脉冲的上升沿意味着接口信号进入时间传输区间，下降沿意味中绝对时间中1秒的边界；步骤S3、当时间传输结束，将CLK_1PPS置位至少两个时间传输的时钟周期，则接口回到源同步传输区间。
[0005]还包括：接收端常态高频率地检查1PPS的高电平持续时间，当发现在源同步传输区间，突然出现持续1个源同步时钟周期以上的高电平，则预示着绝对时间的1秒边界马上会到来，当检查到该信号置0，则表示此时刻为绝对时间的1秒边界。
[0006]本专利技术与现有技术相比，具有以下优点及有益效果：（1）本专利技术将时间接口融合到源同步数据流中，达到精简接口IO的目的。并通过融
合信号CLK_1PPS，在源同步数据流中插入时间信息，并告知接收端同步本地实时钟，时间信息发送结束以后，收发两端要协商好继续传输原数据流，并且对源数据流的带宽影响要减小到最低。
[0007]（2）本专利技术在源同步传输区间，数据总线传输的是源同步数据；在时间传输区间，数据总线传输的是当前的时间信息。为了减少对总线源同步数据的带宽影响，需要尽快的将时间信息传输到接收端，即时间传输区间压缩得越短越好。通过CLK_1PPS可以准确知道秒边界。在时间传输区间，CLK_1PPS按照约定的时间传输区间的时钟频率进行跳变，并提供用于总线数值判断的时刻基准。
附图说明
[0008]图1为本专利技术的原理示意图；图2为本专利技术的流程图；图3为本专利技术中传输编码示意图；图4为本专利技术中接收端处理流程图。
具体实施方式
[0009]下面结合实施例对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。
[0010]实施例1：
[0011]一种源同步数据流中插入时间信息的方法，包括：一、时钟及秒脉冲首先我们将秒脉冲的信息和源同步的时钟信息融合，我们定义该信号为融合信号CLK_1PPS。同时我们定义两个传输区间：源同步传输区间和时间传输区间，源同步传输区间指接口传输的是源同步数据流；时间传输区间，指接口传输的是时间信息。
[0012]如图1所示，对发送端而言，在本地实时钟时间非常接近一秒，但是还有至少两个源同步时钟周期的时候，如果CLK_1PPS为高电平，则停止跳变，将其置位并保持，当本地实时钟达到1秒边界的时候，再将该信号复位。这样CLK_1PPS信号将产生一个大于两个源同步时钟周期的高电平脉冲，该脉冲的上升沿意味着接口信号进入时间传输区间，下降沿意味中绝对时间中一秒的边界。
[0013]当时间传输结束，将CLK_1PPS置位至少两个时间传输的时钟周期，则接口回到数据流传输区间。
[0014]发送端处理流程如图2所示，接收端常态高频检查CLK_1PPS的高电平持续时间。当发现在源同步传输区间，突然出现持续1个源同步时钟周期以上的高电平，则预示着时间的1秒边界马上会到来。当检查到该信号置0，则表示此时刻为绝对时间的1秒边界。时间传输结束，CLK_1PPS置位两个周期，返回源同步传输区间。
[0015]二、数据总线在源同步传输区间，数据总线传输的是源同步数据；在时间传输区间，数据总线传输的是当前的时间信息。为了减少对总线源同步数据的带宽影响，需要尽快的将时间信息传输到接收端，即时间传输区间压缩得越短越好。
[0016]通过CLK_1PPS可以准确知道秒边界。在时间传输区间，CLK_1PPS按照约定的时间
传输区间的时钟频率进行跳变，并提供用于总线数值判断的时刻基准。
[0017]常规处理中，数据总线上高电平表示1，低电平表示0。本专利技术中，为了将时间传输区间压缩到最小，除了高低电平，还引入了占空比和相位这两个判断向量。在一个时间传输区间周期中，以CLK_1PPS的周期时刻为基准，各传输编码定义如表1所示：表1 传输编码表
[0018]编码示意如图3所示。
[0019]接收端的处理流程如图4所示。发送端的编码同理。
[0020]将年、月、日、时、分、秒的信息通过以上编码，快速地在时间传输区间传输完成，使接收端收到当前时刻的绝对时间信息，从而在下一秒将其同步到本地实时钟。
[0021]尽管这里参照本专利技术的解释性实施例对本专利技术进行了描述，上述实施例仅为本专利技术较佳的实施方式，本专利技术的实施方式并不受上述实施例的限制，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。
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【技术保护点】

【技术特征摘要】
1.一种源同步数据流中插入时间信息的方法，其特征在于，包括：步骤S1、定义秒脉冲的信息和源同步的时钟信息的融合信号CLK_1PPS，定义源同步传输区间和时间传输区间，源同步传输区间指接口传输的是源同步数据流，时间传输区间指接口传输的是当前时间信息；步骤S2、发送端在本地实时钟接近1秒且至少还有两个源同步时钟周期的时候，如果CLK_1PPS为高电平，则停止跳变，将其置位并保持，当本地实时钟达到1秒边界的时候，再将该信号复位，这样CLK_1PPS信号将产生一个大于两个源同步时钟周期的高电...

【专利技术属性】
技术研发人员：杨庸，孙吉利，万传彬，赵行伦，
申请(专利权)人：成都博宇利华科技有限公司，
类型：发明
国别省市：