一种数据交织方法及装置制造方法及图纸

一种数据交织方法及装置，涉及光纤通信系统领域，方法包括步骤：对输入的比特数据流按4比特为单位分割为多个第一数据块，每个第一数据块中间的2比特数据交换；交换后的比特数据流按512比特分割为第二数据块，进行块内交织；块内交织后的比特数据流通过两个随机存取存储器进行块间交织。本申请保证了PCS技术原有的概率分布特性，在FEC技术和PCS技术的联合应用中，提高纠正突发错误的能力。提高纠正突发错误的能力。提高纠正突发错误的能力。

【技术实现步骤摘要】
一种数据交织方法及装置


[0001]本申请涉及光纤通信系统领域，具体涉及一种数据交织方法及装置。

技术介绍

[0002]随着视频会议、云计算、物联网等新兴业务的快速发展，光纤通信容量的需求呈爆发式增长。光纤通信具有大容量、高速率、抗电磁干扰等优点，但同时也存在一些问题，如光电转换器件带宽有限、光纤色散及非线性效应等。同时信号在信道中传输时，不可避免的会受到噪声源的干扰，这些因素会导致信号劣化，造成信号经过传输后出现误码，从而影响系统整体性能，并且随着通信速率的不断提升，这些问题会愈发严重。因此，人们提出了各种技术手段来解决这些问题。
[0003]其中一个技术手段是利用先进的前向纠错技术(Forward Error Correction，FEC)来提升信号传输的可靠性，FEC是依据传输的信息序列计算生成校验码元，这些校验码元和信息序列码元之间以确定的规则相互约束，并将校验码元按照一定规律插入传输信息序列中完成FEC编码。当经过编码的数据通过调制器、信道和解调器被送入到信号接收端时，FEC解码再依据传输数据中的校验码来判断数据内容是否已被噪声源污染，并对错误进行定位和纠正。这样，数据就可以实现低误码率的传输。
[0004]在实际传输信道中，除了加性噪声干扰之外，突发性干扰也非常多见。突发性干扰往往造成成片连续的大量误码，超过了纠错码的纠错能力，使得通信质量恶化。解决突发误码的方法是在FEC编码的基础上结合数据交织技术。数据交织的原理是把FEC编码后的数据流顺序按规则打乱后再输出，使原来临近的数据相距很远(大于突发干扰造成的误码长度)。交织后的数据如果在信道传输过程中遭遇突发干扰，必会有一长串连续数据被破坏。数据流到达接收端后，接收端先根据与发送端同样的数据交织规则进行解交织，使数据流恢复发送端FEC编码后交织前的顺序。由此可见，受到信道干扰的数据流在经过解交织后，被突发干扰破坏的连续数据又被打乱到相距很远的位置，有利于接收端的FEC译码纠错。这也是目前数据交织技术被广泛使用的一个重要原因。
[0005]另外一种被采用的是针对星座图的编码技术：概率星座整形(Probabilistic Constellation Shaping，PCS)，概率星座整形包括几何整形和概率整形。其中，概率整形保留了原本均匀分布的星座点位置，通过加入冗余，对输入重新进行编码与映射，增大星座图内圈的星座点发送概率，减小外圈星座点发送概率，从而使输入分布趋向于高斯分布。由于概率星座整形技术只改变星座点概率分布而不改变星座点位置形状，应用更加灵活，对提升系统容量、改善误码性能等都有较好的促进作用。
[0006]目前，相干光通信系统中将上述的FEC技术和PCS技术进行了联合应用，较好的改善了误码率，提升了系统灵活性及可靠性。
[0007]FEC是一种可以纠正线路上的随机错误的技术，但纠正突发错误的能力较低，而PCS技术也不具有纠正突发错误的能力，因此在PCS和FEC技术联合应用中存在一个比较大的缺点是：纠正突发错误的能力很低。

技术实现思路

[0008]本申请实施例提供一种数据交织方法及装置，以解决相关技术中纠正突发错误能力低的问题。
[0009]第一方面，提供了一种数据交织方法，包括步骤：
[0010]对输入的比特数据流按4比特为单位分割为多个第一数据块，每个第一数据块中间的2比特数据交换；
[0011]交换后的比特数据流按512比特分割为第二数据块，进行块内交织；
[0012]块内交织后的比特数据流通过两个随机存取存储器进行块间交织。
[0013]一些实施例中，所述块间交织包括：
[0014]分别产生两个随机存取存储器的写地址；
[0015]将块内交换后的比特数据流写入第一随机存取存储器RAM0，将RAM0的写地址作为数据写入第二随机存取存储器RAM1；
[0016]RAM0完成数据写入后，将RAM1的读数据作为RAM0的读地址，从RAM0读数据到寄存器阵列中，RAM1的读数据延时后作为写数据写入RAM1。
[0017]一些实施例中，所述寄存器阵列大小为42
×
512，通过reg[j][511:0]表示每一行的数据，j为整数且0≤j≤41；
[0018]将寄存器阵列划分为宽度和深度相等的四块，从j＝0开始，每一次都从每块中输出8比特数据，且每一块内输出数据的顺序为从后往前、从上往下，直至j＝20，完成一轮输出；下一轮按照上一轮的规则继续输出数据，直至16轮输出寄存器阵列中所有数据。
[0019]一些实施例中，所述RAM0的宽度为512，深度为336，产生RAM0的写地址包括：
[0020]顺序编号小于等于15的写地址为
[0021][0022]顺序编号大于15的写地址为wr_addr
i
＝wr_addr
(i
‑
16)
+16，其中，wr_addr为RAM0的写地址，i为顺序编号，i为整数且i≥0；
[0023]当512比特数据写完一轮后，将RAM1的读数据延时后作为RAM0写地址。
[0024]一些实施例中，所述RAM1的宽度为9，深度为672，RAM1的读地址为：
[0025]当读地址顺序编号小于等于41时，读地址为
[0026][0027]当读地址顺序编号大于41时，读地址为rd_addr
i
＝rd_addr
(i
‑
42)
+2，其中，rd_addr为RAM1的读地址，i为顺序编号，i为整数且i≥0。
[0028]一些实施例中，所述块内交织中，交织后的矩阵宽度为16，深度为32，矩阵中的数据从上到下按行输出。
[0029]另一方面，提供一种数据交织装置，包括：
[0030]比特交换模块，其用于对输入的比特数据流按4比特为单位分割为多个第一数据
块，将每个第一数据块中间的2比特数据交换；
[0031]块内交织模块，其用于将比特交换模块交换后的比特数据流按512比特分割为第二数据块，进行块内交织；
[0032]块间交织模块，其用于将块内交织后的比特数据流通过两个随机存取存储器进行块间交织。
[0033]一些实施例中，所述块间交织模块包括第一随机存取存储器RAM0、第二随机存取存储器RAM1、RAM0写地址产生单元、RAM1写地址产生单元、RAM1读地址产生单元以及寄存器阵列，
[0034]所述RAM0写地址产生单元用于产生RAM0的初始写地址，所述RAM1写地址产生单元用于产生RAM1的写地址、RAM1读地址产生单元用于产生RAM1的读地址；
[0035]所述RAM0用于缓存块内交换后的比特数据，所述RAM1用于缓存RAM0中数据对应的写地址；
[0036]所述寄存器阵列用于寄存从RAM0读到的数据，RAM0的读地址为RAM1的读数据，RAM1的读数据延时后作为写数据写入RAM1。
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【技术保护点】

【技术特征摘要】
1.一种数据交织方法，其特征在于，包括步骤：对输入的比特数据流按4比特为单位分割为多个第一数据块，每个第一数据块中间的2比特数据交换；交换后的比特数据流按512比特分割为第二数据块，进行块内交织；块内交织后的比特数据流通过两个随机存取存储器进行块间交织。2.如权利要求1所述的数据交织方法，其特征在于，所述块间交织包括：分别产生两个随机存取存储器的写地址；将块内交换后的比特数据流写入第一随机存取存储器RAM0，将RAM0的写地址作为数据写入第二随机存取存储器RAM1；RAM0完成数据写入后，将RAM1的读数据作为RAM0的读地址，从RAM0读数据到寄存器阵列中，RAM1的读数据延时后作为写数据写入RAM1。3.如权利要求2所述的数据交织方法，其特征在于，所述寄存器阵列大小为42
×
512，通过reg[j][511:0]表示每一行的数据，j为整数且0≤j≤41；将寄存器阵列划分为宽度和深度相等的四块，从j＝0开始，每一次都从每块中输出8比特数据，且每一块内输出数据的顺序为从后往前、从上往下，直至j＝20，完成一轮输出；下一轮按照上一轮的规则继续输出数据，直至16轮输出寄存器阵列中所有数据。4.如权利要求2所述的数据交织方法，其特征在于，所述RAM0的宽度为512，深度为336，产生RAM0的写地址包括：顺序编号小于等于15的写地址为顺序编号大于15的写地址为wr_addr
i
＝wr_addr
(i
‑
16)
+16，其中，wr_addr为RAM0的写地址，i为顺序编号，i为整数且i≥0；当512比特数据写完一轮后，将RAM1的读数据延时后作为RAM0写地址。5.如权利要求4所述的数据交织方法，其特征在于，所述RAM1的宽度为9，深度为672，RAM1的读地址为：当读地址顺序编号小于等于41时，读地址为当读地址顺序编号大于41时，读地址为rd_addr
i
＝rd_addr
(i
‑
42)
+2，其中，rd_addr为RAM1的读地址，i为顺序编号，i为整数且i≥0。6.如权利要求1所述的数据交织方法，其特征在于，所述块内交织中，交织后的矩阵宽度为16，深度为32，矩阵中的数据从上到下按行输出。7.一种数据交织装置，其特征在于，包括：比特交换模块，其用于对输入的比特数据流按4比特为单位分割...

【专利技术属性】
技术研发人员：朱齐雄，王轩博，周鑫，张亮，
申请(专利权)人：武汉飞思灵微电子技术有限公司，
类型：发明
国别省市：