移位寄存器和存储器制造技术

本发明专利技术提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸，所述第一触发器链包括多个顺次连接的触发器，第一触发器组的时钟输入端输入第一时钟信号；所述第二触发器组包括多个第二触发器链，所述第二触发器链沿第二方向延伸，每一所述第二触发器链分别与所述第一触发器链中的触发器连接，第二触发器组的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。本发明专利技术有效减少了时钟的翻转次数，降低了功耗。降低了功耗。降低了功耗。

【技术实现步骤摘要】
移位寄存器和存储器


[0001]本专利技术属于集成电路领域，尤其涉及一种移位寄存器和存储器。

技术介绍

[0002]在存储芯片中，一次性可编程（OTP）器件被广泛用来存储冗余单元信息，测试信号信息，芯片配置信息等；移位寄存器则广泛应用于上电时OTP信息的传输和存储。移位寄存器通常是一种由触发器构成的时序逻辑电路，能够存储和传输数据。时钟信号每翻转一次，可实现存储信息整体移一位，从而增加一比特信息存入移位寄存器中。
[0003]然而，随着芯片容量的增加，OTP的容量也不断增加，移位寄存器的功耗也不断增加。
[0004]因此，如何优化移位寄存器，以减少移位寄存器的功耗，提高移位寄存器的性能，是亟待解决的问题。

技术实现思路

[0005]本专利技术是为解决上述现有技术的全部或部分问题，提供了一种移位寄存器，减少了时钟的翻转，降低了功耗。
[0006]本专利技术实施例提供了一种移位寄存器，包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸，所述第一触发器链包括多个顺次连接的触发器，第一触发器组的时钟输入端输入第一时钟信号；所述第二触发器组包括多个第二触发器链，所述第二触发器链沿第二方向延伸，每一所述第二触发器链分别与所述第一触发器链中的触发器连接，第二触发器组的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。
>[0007]在一些实施例中，所述第一触发器链包括M个触发器；所述第二触发器链包括K个触发器；所述移位寄存器传输数据的位数小于或等于M乘以K，其中，M和K为正整数。
[0008]在一些实施例中，所述第二时钟信号为第一时钟信号的M分频。
[0009]在一些实施例中，第一触发器链的触发器的个数M和第二触发器链的触发器的个数K满足如下条件：
[0010]在一些实施例中，所述第二触发器链包括2个触发器。如此，使得上升沿的数量达到最少。
[0011]在一些实施例中，所述触发器组还包括第三触发器组；所述第三触发器组内的多个触发器分别与所述第二触发器组中的多个触发器一一连接。如此，将传输的数据转移至第三触发器组中，且数据均位于同一时刻，便于数据的后续处理。
[0012]在一些实施例中，第三触发器组的时钟信号输入端输入第三时钟信号；所述第三时钟信号为所述第二时钟信号的（M*K）分频。
[0013]在一些实施例中，第一触发器链的触发器的个数M和第二触发器链的触发器的个数K满足如下条件：
[0014]本专利技术还提供了一种存储器，包括上面所述的任意一种移位寄存器。
[0015]与现有技术相比，本专利技术的主要有益效果：本专利技术提供的移位寄存器和存储器，通过将触发器分组，将两个触发器组顺次连接，每一触发器组内的多个触发器共用时钟信号，不同触发器组的时钟信号的边沿数量可以不同，第二触发器组的时钟信号的边沿数量小于或等于第一触发器组的时钟信号的边沿数量，从而有效减少了时钟翻转的次数，降低了功耗，提高了寄存器性能。
附图说明
[0016]图1为相关技术中移位寄存器的结构示意图；图2为本专利技术提供的一种移位寄存器的结构示意图；图3为本专利技术提供的一种移位寄存器的时钟信号波形图；图4为本专利技术提供的移位寄存器传输过程示意图；图5为本专利技术提供的移位寄存器传输过程示意图；图6为本专利技术提供的一种存储器。
具体实施方式
[0017]下面将对本专利技术具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0018]为了便于理解本专利技术但不以任何方式限制本专利技术，对于相关技术中移位寄存器的结构进行示例，如图1所示，图1为相关技术中移位寄存器的结构示意图。移位寄存器10包括多个顺次连接的触发器20，前一级触发器的输出为后一级触发器的输入，所有的触发器共用同一个时钟信号。时钟信号每翻转一次，前一级触发器内存储的值就被移入后一级触发器内，从而实现了数据的传输。时钟信号每翻转一次，可实现存储信息整体移一位，从而多一比特信息存入移位寄存器中。在一般使用过程中，如果OTP可以存储m比特的数据，则需要m个触发器，时钟需要翻转m*m次才能把所有的信息加载到移位寄存器中。然而，随着芯片容量的增加，OTP的容量也不断增加，所需移位寄存器的数量也不断增加，时钟需要翻转的次数也不断增加。时钟的翻转需要功耗，从而降低了移位寄存器的性能。
[0019]基于此，参见附图2，本专利技术实施例提供了一种移位寄存器10，包括：触发器组30，所述触发器组包括顺次连接的第一触发器组31和第二触发器组32，每一触发器组30内的一个或多个触发器20共用时钟信号；所述第一触发器组31包括第一触发器链311，所述第一触
发器链311沿第一方向延伸，所述第一触发器链311包括多个顺次连接的触发器20，第一触发器组31的时钟输入端输入第一时钟信号；所述第二触发器组32包括多个第二触发器链321，所述第二触发器链321沿第二方向延伸，每一所述第二触发器链321分别与所述第一触发器链311中的触发器20连接，第二触发器组32的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。
[0020]本专利技术实施例通过将触发器分组，将两个触发器组顺次连接，每一触发器组内的多个触发器共用时钟信号，不同触发器组的时钟信号的边沿数量可以不同，第二触发器组的时钟信号的边沿数量小于或等于第一触发器组的时钟信号的边沿数量，从而有效减少了时钟翻转的次数，降低了功耗，提高了寄存器性能。
[0021]在一些实施例中，所述第一触发器链311包括M个触发器20；所述第二触发器链321包括K个触发器20；所述移位寄存器10传输数据的位数小于或等于M乘以K，其中，M和K为正整数。
[0022]在一些实施例中，参见附图3，第一触发器组31和第二触发器组32的时钟信号输入端分别输入第一时钟信号和第二时钟信号；所述第二时钟信号为第一时钟信号的M分频。
[0023]具体的，参见附图2和附图3，若移位寄存器传输数据的位数为20比特，第一触发器组31可以包括沿第一方向延伸第一触发器链311，第一触发器链311包括10个顺次连接的触发器10，所述第二触发器组32包括10个第二触发器链321，所述第二触发器链321沿第二方向延伸，所述第二触发器链321包括2个顺次连接的触发器10，每一所述第二触发器链321分别与所述第一触发器链311中的触发器20连接。所述第二时钟信号为第一时钟信号的10分频。
[0024]在实际操作中，在第一时钟信号的第1至10个上升沿之后，被传输数据中的前10位会被存储到第一触发器组中。第二时钟信号的第1个上升沿随后来临，将第一触发器组中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸，所述第一触发器链包括多个顺次连接的触发器，第一触发器组的时钟输入端输入第一时钟信号；所述第二触发器组包括多个第二触发器链，所述第二触发器链沿第二方向延伸，每一所述第二触发器链分别与所述第一触发器链中的触发器连接，第二触发器组的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。2.根据权利要求1所述的移位寄存器，其特征在于，所述第一触发器链包括M个触发器；所述第二触发器链包括K个触发器；所述移位寄存器传输数据的位数小于或等于M乘以K，其中，M和K为正整数。3.根据权利要求2所述的移位寄存器，其特征在于，所述第二...

【专利技术属性】
技术研发人员：俞剑，吴妤绮，
申请(专利权)人：浙江力积存储科技有限公司，
类型：发明
国别省市：