上电复位电路制造技术

本发明专利技术提供上电复位电路，其适用于在低电源电压下工作的半导体装置。在输出复位信号后，当电源电压（ＶＤＤ）高于第一输出电路反转阈值电压（Ｖｚ）时，第一控制电路（５１）以不输出复位信号的方式工作。通过适当低进行电路设计降低该第一输出电路反转阈值电压（Ｖｚ），能够在低电源电压（ＶＤＤ）下实现复位信号的输出和停止。

【技术实现步骤摘要】

本专利技术涉及当电源电压达到规定电压时输出复位信号的上电复位(power on reset)电路。
技术介绍
对现有的上电复位电路进行说明。图4是示出现有的上电复位电路的图。 在电源电压VDD从0V升高的情况下，起初，内部节点N1、N2的电压也为0V。当电 源电压VDD高于反相器47的阈值电压时，输出电压V0UT为高电平(high)，上电复位电路输 出复位信号。并且，当电源电压VDD高于PMOS晶体管41的阈值电压的绝对值时，PMOS晶 体管的41导通，内部节点N1的电压为电源电压VDD。 然后，当电源电压VDD进一步升高时，内部节点N1的电压也升高，但是，内部节点 Nl的电压被钳位在PMOS晶体管42、43的阈值电压的绝对值的合计电压(例如2Vtp)。然 后，当电源电压VDD高于PMOS晶体管44的阈值电压(例如Vtp)与该合计电压(例如2Vtp) 的合计电压(例如3Vtp)时，PMOS晶体管的44导通，内部节点N2的电压为电源电压VDD。 反相器47的输出电压VOUT变为低电平(low)，上电复位电路停止输出复位信号。 然后，电源电压VDD降低，当电源电压VDD低于从内部节点N2的电压减去PMOS晶 体管45的阈值电压的绝对值后的电压时，PMOS晶体管45导通。于是，内部节点N2的电压 变为在电源电压VDD上加上PMOS晶体管45的阈值电压的绝对值后的电压。由此，当电源 电压VDD变为0V时，内部节点N2的电压变为PMOS晶体管45的阈值电压的绝对值。 在该状态下，在电源电压VDD再次升高的情况下，当电源电压VDD高于PMOS晶体 管45与反相器47的阈值电压的绝对值的合计电压时，上电复位电路输出复位信号(例如 参照专利文献1)。专利文献1日本特开平11-068539号公报 但是，在现有技术中，在输出复位信号后，在电源电压VDD低于PMOS晶体管42、44 的阈值电压的绝对值的合计电压的期间，继续输出复位信号。因此，该上电复位电路无法应 用于在低于该合计电压的电源电压下进行工作的半导体装置。
技术实现思路
本专利技术是鉴于上述课题而完成的，提供适用于在低电源电压下进行动作的半导体 装置的上电复位电路。 本专利技术为了解决上述课题，提供一种上电复位电路，其在电源电压达到第一规定 电压时输出复位信号，该上电复位电路的特征在于，具有第一输出电路，其具有第一PMOS 晶体管和第一电流源，且具有第一输出电路反转阈值电压，对第一控制电路进行控制；第二 输出电路，其具有第二 PMOS晶体管和第二电流源，且具有作为比所述第一输出电路反转阈 值电压低的第二输出电路反转阈值电压的所述第一规定电压，第二输出电路以如下方式进 行工作当所述电源电压高于所述第一规定电压时，输出所述复位信号；第一源极跟随电路，其被施加比所述第二输出电路反转阈值电压低的基准电压，向所述第一控制电路的输 入端子输出基于所述基准电压的电压；第二源极跟随电路，其被施加所述基准电压，向所述 第一 PM0S晶体管和所述第二 PMOS晶体管的栅极输出基于所述基准电压的电压；所述第一 控制电路，其具有第一电容，且以如下方式进行工作当所述电源电压高于所述第一输出电 路反转阈值电压时，开始对所述第一电容进行充电，在经过规定时间后，不输出所述复位信 号；以及第二控制电路，其具有第二电容，当所述电源电压低于第二规定电压时，该第二控 制电路将所述第二电容与所述第一PMOS晶体管和所述第二PMOS晶体管的栅极连接起来。 在本专利技术中，当电源电压高于基准电压与第二输出电路反转阈值电压的合计电压 时，输出复位信号。并且，由于基准电压低于第二输出电路反转阈值电压，因此，即使半导体 装置的电源电压低于第二输出电路反转阈值电压的2倍，但只要高于合计电压，即可准确 地输出复位信号。 并且，在输出复位信号后，当电源电压高于第一输出电路反转阈值电压时，第一控 制电路以不输出复位信号的方式进行工作。通过适当地进行电路设计降低该第一输出电路 反转阈值电压，由此能够在比现有技术更低的电源电压下工作。附图说明 图1是示出上电复位电路的图。 图2是示出电源电压和输出电压的时序图。 图3是示出电源电压和输出电压的时序图。 图4是示出现有的上电复位电路的图。 标号说明 11 12 :NM0S晶体管(Vtni) ;13 16 :PM0S晶体管；21 22 :电容；23 :耗尽型 NM0S晶体管(D型NM0S晶体管)；31 33 :电流源；34 35 :NM0S晶体管(Vtn) ;N3 N6 :内部节点；51 :第一输出电路；52 :第二输出电路；53 :第一控制电路；54 :第二控制电路。 具体实施例方式下面，参照附图来说明本专利技术的实施方式。 首先，说明上电复位电路的结构。图l是示出上电复位电路的图。 上电复位电路具有:NM0S晶体管11、12 ;PM0S晶体管13、14、15、16 ;电容21、22 ;耗 尽型NM0S晶体管23 ;电流源31、32、33 ;以及NMOS晶体管34、35。并且，上电复位电路具有 内部节点N3、N4、N5、N6。 这里，PMOS晶体管14和电流源32是利用电流源32的反相器，构成第一输出电路 51。 PMOS晶体管15和电流源33是利用电流源33的反相器，构成第二输出电路52。 NMOS 晶体管ll构成第一源极跟随电路。NM0S晶体管12构成第二源极跟随电路。NMOS晶体管 34、电容21、电流源31和PMOS晶体管13构成第一控制电路53。 D型NMOS晶体管23和电 容22构成第二控制电路54。 NM0S晶体管11的栅极与基准电压端子连接，源极与内部节点N3连接，漏极与电源 端子连接。NMOS晶体管12的栅极与基准电压端子连接，源极与内部节点N4连接，漏极与电 源端子连接。PMOS晶体管13的栅极与内部节点N3连接，源极与电源端子连接，漏极与内部5节点N4连接。PM0S晶体管14的栅极与内部节点N4连接，源极与电源端子连接，漏极与内 部节点N5连接。PM0S晶体管15的栅极与内部节点N4连接，源极与电源端子连接，漏极与 内部节点N6连接。PM0S晶体管16的栅极与内部节点N6连接，源极与电源端子连接，漏极 与输出端子连接。 电容21设置在电源端子与内部节点N3之间。电容22设置在D型NM0S晶体管23 的源极与接地端子之间。D型NM0S晶体管23的栅极与接地端子连接，漏极与内部节点N4 连接。电流源31设置在内部节点N3与NM0S晶体管34的漏极之间。电流源32设置在内 部节点N5与接地端子之间。电流源33设置在内部节点N6与接地端子之间。NMOS晶体管 34的栅极与内部节点N5连接，源极与接地端子连接。NMOS晶体管35的栅极与内部节点N6 连接，源极与接地端子连接，漏极与输出端子连接。 NMOS晶体管34、35具有阈值电压Vtn，NMOS晶体管11、12具有比Vtn低的阈值电 压Vtni。 PMOS晶体管13、14、15、16具有阈值电压Vtp。 D型NMOS晶体管23具有阈值电压 Vtnd。 第一输出电路51具有第一输出电路反转阈值电压Vz 1 ，对第一控制电路53进行控 制。第二输出电路52具有比第一输出电路反转阈值电压Vzl低的第二输出本文档来自技高网...

【技术保护点】
一种上电复位电路，其在电源电压达到第一规定电压时输出复位信号，该上电复位电路的特征在于，具有：第一输出电路，其具有第一ＰＭＯＳ晶体管和第一电流源，且具有第一输出电路反转阈值电压，对第一控制电路进行控制；第二输出电路，其具有第二ＰＭＯＳ晶体管和第二电流源，且具有作为比所述第一输出电路反转阈值电压低的第二输出电路反转阈值电压的所述第一规定电压，该第二输出电路以如下方式进行工作：当所述电源电压高于所述第一规定电压时，输出所述复位信号；第一源极跟随电路，其被施加比所述第二输出电路反转阈值电压低的基准电压，向所述第一控制电路的输入端子输出基于所述基准电压的电压；第二源极跟随电路，其被施加所述基准电压，向所述第一ＰＭＯＳ晶体管和所述第二ＰＭＯＳ晶体管的栅极输出基于所述基准电压的电压；所述第一控制电路，其具有第一电容，且以如下方式进行工作：当所述电源电压高于所述第一输出电路反转阈值电压时，开始对所述第一电容进行充电，在经过规定时间后，不输出所述复位信号；以及第二控制电路，其具有第二电容，当所述电源电压低于第二规定电压时，该第二控制电路将所述第二电容与所述第一ＰＭＯＳ晶体管和所述第二ＰＭＯＳ晶体管的栅极连接起来。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：渡边考太郎，宇都宫文靖，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]