本发明专利技术提供一种基于前仿真的验证电路，涉及芯片技术领域。该电路包括判断模块及至少一个验证子电路；各验证子电路包括依次电连接的第一触发器、延迟单元和两级同步器；各第一触发器由第一时钟域提供第一时钟，各两级同步器由第二时钟域提供第二时钟，第一时钟与第二时钟的频率或相位不同；跨时钟域信号包括至少一个跨时钟域子信号，验证子电路，用于各跨时钟域子信号依次流经对应验证子电路的第一触发器、延迟单元、两级同步器，得到同步信号；判断模块，用于所有跨时钟域子信号依次轮流插入延迟，是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。本发明专利技术能够实现在前仿真阶段挖掘出潜在的异步问题。题。题。
【技术实现步骤摘要】
基于前仿真的验证电路、方法、设备及介质
[0001]本专利技术涉及芯片
，尤其涉及一种基于前仿真的验证电路、方法、设备及介质。
技术介绍
[0002]当信号从一个时钟域传递到另一个异步时钟域时，可能会出现亚稳态，亚稳态不仅会导致逻辑误判断，当亚稳态传播到后续组合逻辑电路时，会级联下去，导致整个系统无法正常工作。现有技术中，CDC(Clock Domain Crossing)方法可以利用TCL(Tool Command Language)脚本语言以及分析工具把整个设计中存在的所有异步路径全部找出来，供设计人员进行分析并查看是否对所有的异步路径都进行了同步处理，但是这对验证人员来说帮助甚微，验证人员需要另外去验证同步处理是否正确，对于一些潜在的难以发现的异步问题，即使在设计阶段已经进行了同步处理，实际芯片仍然存在问题。
技术实现思路
[0003]有鉴于此，本专利技术提供一种基于前仿真的验证电路、方法、设备和介质，针对系统中存在的异步路径，在EDA(Electronic Design Automation，EDA)前仿真阶段通过调整时序路径，模拟EDA后仿真行为，把异步处理过程中存在潜在的异步问题挖掘出来，以便于在项目初期进行解决，避免项目末期才发现异步问题导致项目延期。本专利技术提供如下技术方案：
[0004]第一方面，本专利技术提出了一种基于前仿真的验证电路，包括判断模块及至少一个验证子电路；
[0005]各所述验证子电路包括依次电连接的第一触发器、延迟单元和两级同步器；
[0006]各所述第一触发器由第一时钟域提供第一时钟，各所述两级同步器由第二时钟域提供第二时钟，所述第一时钟与所述第二时钟的频率或相位不同；
[0007]跨时钟域信号包括至少一个跨时钟域子信号，所述验证子电路，用于各所述跨时钟域子信号依次流经对应所述验证子电路的所述第一触发器、所述延迟单元、所述两级同步器，得到同步信号；
[0008]所述判断模块，用于判断所有跨时钟域子信号依次轮流插入延迟，是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。
[0009]在一实施方式中，当所述跨时钟域信号包括M个跨时钟域子信号,所述验证子电路的数量为M，M≥2时，执行M轮延迟处理流程，其中，第i轮延迟处理流程为：第i个验证子电路的延迟单元对第i个跨时钟域子信号进行延迟处理，第i个验证子电路的两级同步器同步处理后，得到第一同步信号；
[0010]第j个验证子电路的延迟单元对第j个跨时钟域子信号进行延迟处理，第j个验证子电路的两级同步器同步处理后，得到第二同步信号，j≠i，且j∈[1,M]。
[0011]在一实施方式中，M≥2时，将第i轮的第一同步信号及第二同步信号作为第i组同
步信号；
[0012]判断M组同步信号是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。
[0013]在一实施方式中，各所述两级同步器包括第二触发器和第三触发器；所述第二触发器分别和对应的所述延迟单元及所述第三触发器电连接。
[0014]在一实施方式中，所述第一触发器接收所述跨时钟域子信号并锁存；所述第一触发器将所述跨时钟域子信号输出给延迟单元；所述延迟单元将所述跨时钟域子信号做延迟设置后输出给所述两级同步器；所述两级同步器接收所述跨时钟域子信号，将所述跨时钟域子信号做同步处理后，输出同步信号。
[0015]在一实施方式中，所述预设功能需求为组合逻辑电路按照设计功能正常工作的需求。
[0016]第二方面，本专利技术提出一种基于前仿真的验证方法，所述方法包括：输入跨时钟域信号，所述跨时钟域信号包括至少一个跨时钟域子信号，各所述跨时钟域子信号依次流经对应所述验证子电路的所述第一触发器、所述延迟单元、所述两级同步器，得到同步信号；
[0017]判断所有跨时钟域子信号依次轮流插入延迟，是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。
[0018]在一实施方式中，当所述跨时钟域信号包括M个跨时钟域子信号,M≥2时，所述各所述跨时钟域子信号依次流经对应所述验证子电路的所述第一触发器、所述延迟单元、所述两级同步器，得到同步信号，包括：执行M轮延迟处理流程，其中，第i轮延迟处理流程为：对第i个跨时钟域子信号进行延迟处理以及同步处理后，得到第一同步信号；
[0019]对第j个跨时钟域子信号进行延迟处理以及同步处理后，得到第二同步信号，j≠i,且j∈[1,M]。
[0020]第三方面，本专利技术提出一种电子设备，包括存储器以及处理器，所述存储器存储有计算机程序，所述计算机程序在所述处理器上运行时执行本专利技术实施例2所述的基于前仿真的验证方法。
[0021]第四方面，本专利技术提出一种计算机可读存储介质，其存储有计算机程序，所述计算机程序被处理器执行时实现本专利技术实施例2所述的基于前仿真的验证方法。
[0022]本专利技术公开的基于前仿真的验证电路、方法、设备和介质，通过在两级同步器前端增加延迟单元，通过调整延迟单元，使得各延迟单元依次轮流使能，实现在EDA前仿真阶段模拟EDA后仿真行为，从而在前仿真阶段再现异步问题，将异步处理过程中存在的潜在异步问题挖掘出来，以便于在项目初期进行解决，避免项目末期才发现异步问题导致项目延期。
[0023]为使本专利技术的上述目的、特征和优点能更明显和易懂，下文特举较佳实施例，并配合所附附图，做详细说明如下。
附图说明
[0024]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0025]图1示出了本申请实施例提供的基于前仿真的验证电路的一结构示意图；
[0026]图2示出了本申请实施例提供的基于前仿真的验证方法的一流程示意图；
[0027]图3示出了本申请实施例提供的电子设备的一结构示意图。
[0028]主要元件符号说明：
[0029]100
‑
基于前仿真的验证电路；101
‑
验证子电路；1011
‑
第一触发器；1012
‑
延迟单元；1013
‑
两级同步器；102
‑
判断模块；300
‑
电子设备；301
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收发机；302
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处理器；303
‑
存储器。
具体实施方式
[0030]下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。
[0031]需要说明本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于前仿真的验证电路，其特征在于，包括判断模块及至少一个验证子电路；各所述验证子电路包括依次电连接的第一触发器、延迟单元和两级同步器；各所述第一触发器由第一时钟域提供第一时钟，各所述两级同步器由第二时钟域提供第二时钟，所述第一时钟与所述第二时钟的频率或相位不同；跨时钟域信号包括至少一个跨时钟域子信号，所述验证子电路，用于各所述跨时钟域子信号依次流经对应所述验证子电路的所述第一触发器、所述延迟单元、所述两级同步器，得到同步信号；所述判断模块，用于判断所有跨时钟域子信号依次轮流插入延迟，是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。2.根据所述权利要求1所述的前仿真的验证电路，其特征在于，当所述跨时钟域信号包括M个跨时钟域子信号,所述验证子电路的数量为M，M≥2时，执行M轮延迟处理流程，其中，第i轮延迟处理流程为：第i个验证子电路的延迟单元对第i个跨时钟域子信号进行延迟处理，第i个验证子电路的两级同步器同步处理后，得到第一同步信号；第j个验证子电路的延迟单元对第j个跨时钟域子信号进行延迟处理，第j个验证子电路的两级同步器同步处理后，得到第二同步信号，j≠i，且j∈[1,M]。3.根据所述权利要求2所述的前仿真的验证电路，其特征在于，M≥2时，将第i轮的第一同步信号及第二同步信号作为第i组同步信号；判断M组同步信号是否均满足预设功能需求，若满足，则确定不存在异步问题，否则，则确定存在异步问题。4.根据权利要求1所述的基于前仿真的验证电路，其特征在于，各所述两级同步器包括第二触发器和第三触发器；所述第二触发器分别和对应的所述延迟单元及所述第三触发器电连接。5.根据权利要求4所述的基于前仿真的验证电路，其特征在于，所述第一触发器接收所述跨时钟域子信号并锁存；所述第一触发器将所述跨时钟域子信...
【专利技术属性】
技术研发人员：鲁仪林，陈金霞，蒋耀丽，陈世柱，刘忠志，姜勇，
申请(专利权)人：昆腾微电子股份有限公司，
类型：发明
国别省市：
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