一种静电保护器件、装置和静电保护器件的制备方法制造方法及图纸

本申请提供了一种静电保护器件、装置和静电保护器件的制备方法，静电保护器件应用于静电保护电路，包括：P型衬底；在P型衬底上表面的内侧沿P型衬底上表面依次间隔设置的第一P型有源区、第一N型有源区、第二N型有源区和N阱区；在P型衬底上表面的外侧依次堆叠设置的栅极氧化层和栅极，且栅极氧化层的一端与第一N型有源区远离第一P型有源区的一端相邻连接，栅极氧化层的另一端与第二N型有源区远离N阱区的一端相邻连接；第一P型有源区、第一N型有源区以及栅极分别与接地端连接，第二N型有源区以及N阱区与芯片管脚连接。该静电保护器件能够提供更多的放电通路，从而降低维持电压，保证静电保护电路的可靠性。保证静电保护电路的可靠性。保证静电保护电路的可靠性。

【技术实现步骤摘要】
一种静电保护器件、装置和静电保护器件的制备方法


[0001]本申请涉及半导体集成电路器件领域，并且更具体地，涉及一种静电保护器件、装置和静电保护器件的制备方法和芯片。

技术介绍

[0002]芯片中一般都设置有静电保护电路(Electrostatic Discharge，ESD)，用于释放芯片中的静电，以避免芯片中的电路在静电作用下损坏。现有芯片通常是由N型金属氧化物半导体(N
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channel Metal Oxide Semiconductor，NMOS)作为静电保护电路，其中，NMOS的栅极以及源极接地，NMOS的漏极与芯片连接，NMOS通过将芯片中的静电泄放到接地端，从而避免芯片在静电作用下被损坏。
[0003]然而NMOS所提供的泄放静电的通路能通过的电流有限，并不能有效降低被保护芯片的维持电压，导致静电保护电路可能会出现热损坏，进而影响到静电保护电路的保护效果。

技术实现思路

[0004]为解决上述问题，本申请提供了一种静电保护器件、装置和静电保护器件的制备方法，能够为芯片提供更多的放电通路，从而降低被保护芯片的维持电压，保证了静电保护电路的可靠性。
[0005]第一方面，本申请提供一种静电保护器件，包括：P型衬底；在P型衬底上表面的内侧沿P型衬底上表面依次间隔设置的第一P型有源区、第一N型有源区、第二N型有源区和N阱区；栅极氧化层的一端与第一N型有源区远离第一P型有源区的一端相邻连接，栅极氧化层的另一端与第二N型有源区远离N阱区的一端相邻连接；第一P型有源区、第一N型有源区以及栅极分别与接地端连接，第二N型有源区以及N阱区与芯片管脚连接。
[0006]基于本申请实施例提供的静电保护器件，使得静电保护电路多了一条泄放静电的放电通路，例如，当静电保护器件芯片管脚的电压高于接地端的电压时，电流不仅可以通过第二N型有源区进行泄放，还可以通过N阱区进行泄放。如此，静电保护电路能够泄放更多静电，即静电保护电路所能承受的泄放电流更多，从而降低了静电保护器件的维持电压，避免了维持电压过高导致静电保护器件出现热损坏的问题，保证了静电保护器件的可靠性。且，本申请提供的静电保护器件中第二N型有源区以及P型衬底边界的浓度没有发生变化，因此，并未降低静电保护器件的触发电压，保证了与静电保护器件相连的待放电设备所能够使用的最高电压的稳定性。
[0007]在一种可能的设计方式中，第一N型有源区、P型衬底和N阱区构成NPN三极管。
[0008]在一种可能的设计方式中，P型衬底为NPN三极管的基极，N阱区为NPN三极管的集电极，第一N型有源区为NPN三极管的发射极。
[0009]在一种可能的设计方式中，N阱区包括在N阱区上表面的内侧依次间隔设置的第二P型有源区和第三N型有源区，第二P型有源区位于第二N型有源区远离第一N型有源区的一
侧；第二P型有源区以及第三N型有源区与芯片管脚连接，N阱区通过第三N型有源区与芯片管脚连接。
[0010]基于上述可选方式，使得静电保护电路又多了一条泄放静电的放电通路，例如，当静电保护器件芯片管脚的电压高于接地端的电压时，电流不仅可以通过第二N型有源区进行泄放，还可以通过N阱区进行泄放，进一步的，还可以通过第二P型有源区进行泄放。如此，静电保护电路所能承受的泄放电流更多，从而降低了静电保护器件的维持电压，进一步提高了静电防护等级。同时，避免了维持电压过高导致静电保护器件出现热损坏的问题，保证了静电保护器件的可靠性，即保证了应用该静电保护器件的静电保护电路的可靠性。
[0011]在一种可能的设计方式中，第二P型有源区、N阱区和P型衬底构成PNP三极管。
[0012]在一种可能的设计方式中，N阱区为PNP三极管的基极，P型衬底为PNP三极管的集电极，第二P型有源区为所述三极管的发射极。
[0013]第二方面，本申请提供一种静电保护装置，包括第一方面任一可选方式所述的静电保护器件以及第一电阻，第一电阻串接于第一P型有源区和接地端之间。
[0014]基于上述可选方式，可以提高该静电保护装置的放电效率。
[0015]在一种可能的设计方式中，静电保护装置还包括第二电阻，第二电阻串接于栅极和接地端之间，第二N型有源区接地。
[0016]基于上述可选方式，使得静电电流能够均匀的分布在各个放电通道上，保证了静电保护装置泄放静电电流的稳定性。
[0017]第三方面，本申请提供一种静电保护器件的制备方法，包括：P型衬底；形成于P型衬底上部依次隔开的第一P型有源区、第一N型有源区、第二N型有源区和N阱区；形成于P型衬底表面堆叠设置的栅极氧化层和栅极；其中，栅极氧化层的一端靠近第一N型有源区，栅极氧化层的另一端靠近第二N型有源区；第一P型有源区、第一N型有源区以及栅极分别与接地端连接，第二N型有源区以及N阱区与芯片管脚连接。
[0018]在一种可能的设计方式中，静电保护器件的制备方法还包括：形成于N阱区上部依次隔开的第二P型有源区和第三N型有源区；其中，第二P型有源区靠近第二N型有源区；第二P型有源区以及第三N型有源区与芯片管脚连接。
附图说明
[0019]图1是现有技术中静电保护器件的示意图；
[0020]图2是本申请实施例提供的一种静电保护器件的结构示意图一；
[0021]图3是本申请实施例提供的一种静电保护器件的结构示意图二；
[0022]图4是本申请实施例提供的一种静电保护装置的结构示意图一；
[0023]图5是本申请实施例提供的一种静电保护装置的结构示意图二；
[0024]图6是本申请实施例提供的一种静电保护装置的结构示意图三。
[0025]其中，图中各附图标记：
[0026]100、NMOS；110、衬底；120、P型掺杂区；130、源极；140、漏极；150、栅介质；
[0027]200、静电保护器件；210、P型衬底；220、第一P型有源区；230、第一N型有源区；240、第二N型有源区；250、N阱区；251、第二P型有源区；252、第三N型有源区；260、栅极氧化层；270、栅极；
[0028]300、第一电阻；
[0029]400、第二电阻。
具体实施方式
[0030]以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置及电路的详细说明，以免不必要的细节妨碍本申请的描述。
[0031]芯片中一般都设置有静电保护电路，用于释放芯片中的静电，以避免芯片中的电路在静电作用下损坏。如图1所示，为现有芯片中NMOS用作ESD保护的电路图，NMOS100通常包括：衬底110、分别自衬底110上表面向下延伸形成的P型掺杂区120、源极130和漏极140、依次形成于衬底110的上表面之上的栅介质150和MOS管栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护器件，应用于静电保护电路，其特征在于，所述静电保护器件包括：P型衬底；在所述P型衬底上表面的内侧沿所述P型衬底上表面依次间隔设置的第一P型有源区、第一N型有源区、第二N型有源区和N阱区；在所述P型衬底上表面的外侧依次堆叠设置的栅极氧化层和栅极，且所述栅极氧化层的一端与所述第一N型有源区远离所述第一P型有源区的一端相邻连接，所述栅极氧化层的另一端与所述第二N型有源区远离所述N阱区的一端相邻连接；所述第一P型有源区、所述第一N型有源区以及所述栅极分别与接地端连接，所述第二N型有源区以及所述N阱区与芯片管脚连接。2.根据权利要求1所述的静电保护器件，其特征在于，所述第一N型有源区、所述P型衬底和所述N阱区构成NPN三极管。3.根据权利要求2所述的静电保护器件，其特征在于，所述P型衬底为所述NPN三极管的基极，所述N阱区为所述NPN三极管的集电极，所述第一N型有源区为所述NPN三极管的发射极。4.根据权利要求1所述的静电保护器件，其特征在于，所述N阱区包括在所述N阱区上表面的内侧依次间隔设置的第二P型有源区和第三N型有源区，所述第二P型有源区位于所述第二N型有源区远离所述第一N型有源区的一侧；所述第二P型有源区以及所述第三N型有源区与所述芯片管脚连接。5.根据权利要求4所述的静电保护器件，其特征在于，所述第二P型有源区、所述N阱区和所述P型衬底构成PNP三极管。6.根...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：拓尔微电子股份有限公司，
类型：发明
国别省市：