【技术实现步骤摘要】
多堆叠半导体器件及其制造方法
[0001]根据实施方式的装置和方法涉及三维堆叠(3D堆叠)的半导体器件或多堆叠半导体器件,其中下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔。
技术介绍
[0002]对具有高器件密度的集成电路的不断增长的需求已经引入了三维(3D)多堆叠半导体器件,其中垂直堆叠两个或更多个场效应晶体管,诸如纳米片晶体管。纳米片晶体管的特征在于垂直堆叠在衬底上的一个或更多个纳米片沟道层以及围绕纳米片沟道层的栅极结构。因此,纳米片晶体管被称为全环绕栅极(GAA)晶体管、多桥沟道场效应晶体管(MBCFET)。
[0003]在包括两个垂直堆叠的纳米片晶体管的多堆叠半导体器件中,每个纳米片晶体管的一个或更多个纳米片沟道层用作纳米片晶体管的沟道结构,并且这些沟道层被栅极结构围绕。在多堆叠半导体器件中,对于在下堆叠处的下纳米片晶体管和在上堆叠处的上纳米片晶体管中的每个,栅极结构可以包括栅极电介质层、功函数金属层和栅电极图案。
[0004]当需要区分下纳米片晶体管和上纳米片晶体管之间的栅极结构时,可以为两个纳米片晶体管不同地形成功函数金属层。例如,当多堆叠半导体器件要形成包括相反极性的场效应晶体管(FET)(即,p型下纳米片晶体管和n型下纳米片晶体管)的互补金属氧化物晶体管(CMOS)器件时,下纳米片晶体管的栅极结构的功函数金属层(即,下栅极结构的下功函数金属层)和上纳米片晶体管的栅极结构的功函数金属层(即,上栅极结构的上功函数金属层)可以形成为包括不同的材料和/或具有不同的尺寸。因此,下栅极结构和 ...
【技术保护点】
【技术特征摘要】
1.一种多堆叠半导体器件,包括:下纳米片晶体管,包括被栅极结构围绕的多个下沟道层;以及上纳米片晶体管,堆叠在所述下纳米片晶体管上并包括被所述栅极结构围绕的多个上沟道层,其中所述下沟道层具有比所述上沟道层小的沟道间隔。2.根据权利要求1所述的多堆叠半导体器件,其中所述栅极结构包括:下功函数金属层,形成在所述下沟道层上;以及栅电极图案,配置为接收栅极输入信号,其中所述下功函数金属层形成在所述下沟道层之间,所述栅电极图案不形成在所述下沟道层之间。3.根据权利要求2所述的多堆叠半导体器件,其中所述栅极结构进一步包括形成在所述上沟道层上的上功函数金属层,以及其中所述上功函数金属层和所述下功函数金属层分别具有不同的厚度。4.根据权利要求2所述的多堆叠半导体器件,其中所述栅极结构进一步包括形成在所述上沟道层上的上功函数金属层,其中所述上功函数金属层和所述下功函数金属层分别由不同的材料形成,以及其中所述上功函数金属层进一步形成在所述下沟道层的侧表面上。5.根据权利要求4所述的多堆叠半导体器件,其中所述上功函数金属层进一步形成在所述下功函数金属层的形成在所述下沟道层之间的侧表面上。6.根据权利要求5所述的多堆叠半导体器件,其中所述栅电极图案形成在所述上沟道层之间。7.根据权利要求1所述的多堆叠半导体器件,其中所述上沟道层具有比所述下沟道层小的宽度。8.根据权利要求7所述的多堆叠半导体器件,其中所述上沟道层的数量大于所述下沟道层的数量。9.根据权利要求1所述的多堆叠半导体器件,其中所述下沟道层和所述上沟道层中的每个具有相等的厚度。10.一种多堆叠半导体器件,包括:下纳米片晶体管,包括被栅极结构围绕的多个下沟道层;以及上纳米片晶体管,堆叠在所述下纳米片晶体管上并包括被所述栅极结构围绕的多个上沟道层,其中所述栅极结构包括形成在所述下沟道层上的下功函数金属层、形成在所述上沟道层上的上功函数金属层、以及形成在所述上功函数金属层上的栅电极图案,以及其中所述栅电极图案形成在所述上沟道层之间,并且不形成在所述下沟道层之间。11.根据权利要求10所述的多堆叠半导体器件,其中所述上功函数金属层和所述下功函数金属层分别由不同的材料形成。12.根据权利要求10所述的多堆叠半导体器件,其中所述上功函数金属层和所述下功函数金属层分别具有不同的厚度。13.根据权利要求10所述的多堆叠半导体器件,其中所述上功函数金属层形成在所述
下沟道层的侧表面以及所述下功函数金属层的形成在所述下沟道层之间的侧表面上。14.根据权利要求10所述的多堆叠半导体器件,其中所述下沟道层和所述上沟道层中的每个具有相等的厚度。15.根据权利要求10所述的多堆叠半导体器件,其中所述下沟道层具有比所述上沟道层小的沟道间隔。16.根据权利要求10所述的多堆叠半...
【专利技术属性】
技术研发人员:曹健浩,洪炳鹤,白在职,尹承灿,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:
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