信号毛刺处理电路、芯片及电子设备制造技术

本申请提出一种信号毛刺处理电路、芯片及电子设备，该信号毛刺处理电路包括：第一锁存器，所述第一锁存器的输入端用于接收第一使能信号，所述第一锁存器的控制端用于接收数字时钟信号，所述第一锁存器的输出端输出第二使能信号；第二锁存器，所述第二锁存器的控制端与所述第一锁存器的输出端连接，以接收所述第二使能信号，所述第二锁存器的输入端用于接收模拟时钟信号；以及逻辑单元，所述逻辑单元的输入端与所述第二锁存器的输出端连接，所述逻辑单元的输出端输出所述数字时钟信号。本申请通过对模拟时钟信号中的毛刺进行处理，以在逻辑单元的输出端输出无毛刺的数字时钟信号，以使得目标电路接收到该无毛刺的数字时钟信号后正常工作。正常工作。正常工作。

【技术实现步骤摘要】
信号毛刺处理电路、芯片及电子设备


[0001]本申请涉及电子电路
，尤其涉及一种信号毛刺处理电路、芯片及电子设备。

技术介绍

[0002]时钟信号在整个数字电路中占据十分重要的地位，是整个电路的节拍器，使能信号控制着整个电路的开关状态或者断开状态，集成时钟门控(Integrated Clock Gating，ICG)模块常常被用在电路中通过动态切换以防止毛刺产生。现有技术中，由于集成时钟门控模块使能端输入的使能信号可以在任意时间关闭，导致时钟信号有可能在任意时刻被截断，从而集成时钟门控模块输出端最终输出的时钟信号出现毛刺。

技术实现思路

[0003]本申请提供一种信号毛刺处理电路、芯片及电子设备，其主要目的在于对模拟时钟信号在关闭过程中产生的毛刺进行处理，以输出无毛刺的数字时钟信号。
[0004]第一方面，本申请实施例提供一种信号毛刺处理电路，包括：
[0005]第一锁存器，所述第一锁存器的输入端用于接收第一使能信号，所述第一锁存器的控制端用于接收数字时钟信号，所述第一锁存器的输出端输出第二使能信号；
[0006]第二锁存器，所述第二锁存器的控制端与所述第一锁存器的输出端连接，以接收所述第二使能信号，所述第二锁存器的输入端用于接收模拟时钟信号；以及
[0007]逻辑单元，所述逻辑单元的输入端与所述第二锁存器的输出端连接，所述逻辑单元的输出端输出所述数字时钟信号。
[0008]进一步地，所述逻辑单元的输出端与所述第一锁存器的控制端连接。
[0009]进一步地，所述第一锁存器和所述第二锁存器之间的延迟时间小于所述模拟时钟信号的半个周期。
[0010]进一步地，所述第一锁存器和所述第二锁存器的导通电平相反。
[0011]进一步地，所述第一锁存器包括低导通锁存器。
[0012]进一步地，所述第二锁存器包括高导通锁存器。
[0013]进一步地，所述逻辑单元包括集成时钟门控。
[0014]第二方面，本申请实施例提供一种芯片，包括第一方面提供的一种信号毛刺处理电路。
[0015]第三方面，本申请实施例提供一种电子设备，包括第一方面提供的一种信号毛刺处理电路，或者，第二方面提供的一种芯片。
[0016]本申请实施例提供的一种信号毛刺处理电路、芯片及电子设备，当需要关闭第二锁存器输入端的模拟时钟信号时，经过第一锁存器和第二锁存器的处理，使得在该模拟时钟信号的毛刺阶段，第二锁存器输出端输出的时钟信号的电平保持不变，从而逻辑单元输出的数字时钟信号的电平保持不变，即逻辑单元输出端输出的数字时钟信号与第二锁存器
输入端接收的模拟时钟信号无关，因此，即使在关闭过程中模拟时钟信号产生了毛刺，也不会对输出的数字时钟信号产生影响，从而在逻辑单元的输出端输出无毛刺的数字时钟信号，以使得目标电路接收到该无毛刺的数字时钟信号后正常工作，从而保护了该目标电路的不会出错。
附图说明
[0017]图1为现有技术中利用集成时钟门控输出时钟信号的电路示意图；
[0018]图2为现有技术中集成时钟门控的端口信号时序示意图；
[0019]图3为本申请实施例提供的一种信号毛刺处理电路的应用示意图；
[0020]图4为本申请实施例提供的一种信号毛刺处理电路的结构示意图；
[0021]图5为本申请实施例提供的一种信号毛刺处理电路的信号时序图；
[0022]图6为本申请一实施例提供的一种信号毛刺处理电路的结构示意图；
[0023]图7为本申请实施例提供的一种芯片的结构示意图；
[0024]图8为本申请实施例提供的一种电子设备的结构示意图。
[0025]附图标记：
[0026]信号毛刺处理电路，100；
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目标电路，200；
[0027]第一锁存器，110；
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第二锁存器，120；
[0028]逻辑单元，130；
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芯片，300；
[0029]电子设备，400。
[0030]本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0031]下面详细描述本申请的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性地，仅用于解释本申请，而不能理解为对本申请的限制。
[0032]为了使本
的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0033]本申请实施例中，至少一个是指一个或多个；多个，是指两个或两个以上。在本申请的描述中，“第一”、“第二”、“第三”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
[0034]在本说明书中描述的参考“一种实施方式”或“一些实施方式”等意味着在本申请的一个或多个实施方式中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
[0035]需要指出的是，本申请实施例中“连接”可以理解为电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接。
[0036]图1为现有技术中利用集成时钟门控输出时钟信号的电路示意图，图2为现有技术中集成时钟门控的端口信号时序示意图，图1中E表示集成时钟门控的使能端，CK表示集成时钟门控的输入端，ECK表示输出端，图2中CLK表示输入ICG的CK端的时钟信号，EN表示输入ICG的E端的使能信号，ECK表示集成时钟门控ECK端输出的时钟信号，从图2中可以看出，当使能信号突然由高电平变为低电平时，ECK端输出的时钟信号会出现毛刺。因此，现有技术中由于集成时钟门控模块E端输入的使能信号可以在任意时间关闭，导致时钟信号有可能在任意时刻被截断，从而集成时钟门控模块ECK端最终输出的时钟信号出现毛刺。
[0037]针对上述问题，图3为本申请实施例提供的一种信号毛刺处理电路100的应用示意图，如图3所示，图中D表示输入端，E表示控制端，Q表示输出端，该信号毛刺处理电路100中工作时，向第二锁存器120的输入端输入模拟时钟信号，图中CLK0表示该模拟时钟信号，向第一锁存器110的输入端输入第一使能信号，图中EN0表示该第一使能信号。该第一锁存器110的输入端接收到第一使能信号，第一锁存器110的控制端接收到数字时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种信号毛刺处理电路，其特征在于，包括：第一锁存器，所述第一锁存器的输入端用于接收第一使能信号，所述第一锁存器的控制端用于接收数字时钟信号，所述第一锁存器的输出端输出第二使能信号；第二锁存器，所述第二锁存器的控制端与所述第一锁存器的输出端连接，以接收所述第二使能信号，所述第二锁存器的输入端用于接收模拟时钟信号；以及逻辑单元，所述逻辑单元的输入端与所述第二锁存器的输出端连接，所述逻辑单元的输出端输出所述数字时钟信号。2.根据权利要求1所述的信号毛刺处理电路，其特征在于，所述逻辑单元的输出端与所述第一锁存器的控制端连接。3.根据权利要求1所述的信号毛刺处理电路，其特征在于，所述第一锁存器和所述第二锁存器之间...

【专利技术属性】
技术研发人员：李星玮，李向阳，
申请(专利权)人：合肥市芯海电子科技有限公司，
类型：新型
国别省市：