实现快速锁相的锁相环、分频器和通信设备制造技术

本发明专利技术提供了实现快速锁相的锁相环、分频器和通信设备，锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、快速锁相控制单元和分频器；其中，快速锁相控制单元被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平的复位信号；分频器包括级联的多级分频单元和复位/置位控制电路；复位/置位控制电路响应于从低电平跳变为高电平的复位信号，将各级分频单元的状态编码所构成的状态编码组合从第一状态转移为第二状态，以使分频器输出的反馈信号从低电平跳变为高电平；鉴频鉴相器被配置为响应于高电平的复位信号，输出参考时钟信号和反馈信号的相位误差。利用上述分频器及锁相环，能够实现支持快速锁相。能够实现支持快速锁相。能够实现支持快速锁相。

【技术实现步骤摘要】
实现快速锁相的锁相环、分频器和通信设备


[0001]本专利技术属于射频收发机领域，具体涉及一种实现快速锁相的锁相环、分频器和通信设备。

技术介绍

[0002]本部分旨在为权利要求书中陈述的本专利技术的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
[0003]随着半导体工艺尺寸不断缩小和系统复杂性提升，收发机芯片工作频率不断提高，为了确保芯片工作的稳定性，对于收发机时钟的频率和质量要求越来越高。锁相环(Phase Locked Loop，PLL)作为片上系统(System
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Chip，SoC)的一种时钟源，广泛应用于各种收发机中。
[0004]锁相环的快速锁相一直是研发追求目标，但是受到稳定性、动态响应、精度和噪声等因素相互制约，锁相速度难以进一步提高。现有加速锁定方案包括改变电荷泵内部的电流，但此方案涉及的电路结构比较复杂，不仅容易给锁相环系统带来噪声，而且改变锁相环环路参数，从而难以广泛应用于各种锁相环系统。
[0005]因此，如何加快锁相速度是一个亟待解决的问题。

技术实现思路

[0006]针对上述现有技术中存在的锁相时间较长的问题，提出了一种实现快速锁相的锁相环、分频器和通信设备，能够加快锁相速度。
[0007]本专利技术提供了以下方案。
[0008]第一方面，提供一种实现快速锁相的锁相环，锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、快速锁相控制单元和第一方面的分频器；其中，快速锁相控制单元，其被配置为当接收到锁相使能信号时，响应于参考时钟信号的上升沿输出高电平的复位信号；分频器，其包括级联的多级分频单元和复位/置位控制电路；其中，复位/置位控制电路接收快速锁相控制单元输出的复位信号，并响应于从低电平跳变为高电平的复位信号，将各级分频单元的状态编码所构成的状态编码组合从第一状态转移为第二状态，以使分频器输出的反馈信号从低电平跳变为高电平；鉴频鉴相器，其被配置为响应于高电平的复位信号，输出参考时钟信号和反馈信号的相位误差。
[0009]在一种实施方式中，其中的分频器还包括：时钟输出电路，其中，各级分频单元，均包含多个D触发器以及组合逻辑单元，各级分频单元中的预选D触发器的输出作为各级分频单元的状态输出；时钟输出电路，用于根据多级分频单元中的至少两个分频单元的状态输出生成分频器的反馈信号。
[0010]在一种实施方式中，各级分频单元包括多个D触发器，复位/置位控制电路包括设置在每个D触发器上的复位端RN或置位端SN。
[0011]在一种实施方式中，复位/置位控制电路被配置为：响应于复位信号为低电平，将
各级分频单元的多个D触发器的复位端RN或置位端SN拉低，使各级分频单元的状态编码所构成的状态编码组合为预设的第一状态；以及，响应于复位信号跳变为高电平，将各级分频单元的多个D触发器的复位端RN或置位端SN拉高，使各级分频单元的状态编码所构成的状态编码转移为第二状态。
[0012]在一种实施方式中，分频器包括：第一级分频单元、第二级分频单元和第三级分频单元；其中，第二级分频单元的状态输出QL1_2和第三级分频单元的状态输出QL1_3提供至与非门，与非门的输出作为分频器输出的反馈信号。
[0013]在一种实施方式中，第一级分频单元包含4个D触发器；复位/置位控制电路包括：设置在第一级分频单元的第一级第一D触发器、第一级第三D触发器、第一级第四D触发器的复位端RN，设置在第一级第二D触发器上的置位端SN；以及，将复位端RN和置位端SN连接至快速锁相控制单元的输出端的电路。
[0014]在一种实施方式中，第二级分频单元包括4个D触发器；复位/置位控制电路包括：设置在第二级分频单元的第二级第一D触发器、第二级第二D触发器上的置位端SN；设置在第二级第三D触发器、第二级第四D触发器上的复位端RN；以及，将复位端RN和置位端SN连接至快速锁相控制单元的输出端的电路。
[0015]在一种实施方式中，第三级分频单元包括4个D触发器；复位/置位控制电路包括：设置在第三级分频单元的第三级第一D触发器、第三级第二D触发器上的置位端SN；设置在第三级第三D触发器、第三级第四D触发器上的复位端RN；与门电路，其输入端接收复位信号和除数控制信号，其输出端连接第三级分频单元的复位端RN和置位端SN。
[0016]在一种实施方式中，各级分频单元被配置为：根据除数控制信号以及模数输入信号，对所接收的时钟信号完成频率除以N或者除以N+1的功能，N为大于1的自然数。
[0017]第二方面，提供一种分频器，包括：级联的多级分频单元；复位/置位控制电路，复位/置位控制电路响应于从低电平跳变为高电平的复位信号，通过复位/置位操作将各级分频单元的状态编码所构成的状态编码组合从第一状态转移为第二状态，以使分频器输出的反馈信号从低电平跳变为高电平，其中，复位信号响应于锁相使能信号以及参考时钟的上升沿，从低电平跳变为高电平。
[0018]在一种实施方式中，其中的分频器还包括：时钟输出电路，其中，各级分频单元，均包含多个D触发器以及组合逻辑单元，各级分频单元中的预选D触发器的输出作为各级分频单元的状态输出；时钟输出电路，用于根据多级分频单元中的至少两个分频单元的状态输出生成分频器的反馈信号。
[0019]在一种实施方式中，各级分频单元包括多个D触发器，复位/置位控制电路包括设置在每个D触发器上的复位端RN或置位端SN。
[0020]在一种实施方式中，复位/置位控制电路被配置为：响应于复位信号为低电平，将各级分频单元的多个D触发器的复位端RN或置位端SN拉低，使各级分频单元的状态编码所构成的状态编码组合为预设的第一状态；以及，响应于复位信号跳变为高电平，将各级分频单元的多个D触发器的复位端RN或置位端SN拉高，使各级分频单元的状态编码所构成的状态编码转移为第二状态。
[0021]在一种实施方式中，分频器包括：第一级分频单元、第二级分频单元和第三级分频单元；其中，第二级分频单元的状态输出QL1_2和第三级分频单元的状态输出QL1_3提供至
与非门，与非门的输出作为分频器输出的反馈信号。
[0022]在一种实施方式中，第一级分频单元包含4个D触发器；复位/置位控制电路包括：设置在第一级分频单元的第一级第一D触发器、第一级第三D触发器、第一级第四D触发器的复位端RN，设置在第一级第二D触发器上的置位端SN；以及，将复位端RN和置位端SN连接至快速锁相控制单元的输出端的电路。
[0023]在一种实施方式中，第二级分频单元包括4个D触发器；复位/置位控制电路包括：设置在第二级分频单元的第二级第一D触发器、第二级第二D触发器上的置位端SN；设置在第二级第三D触发器、第二级第四D触发器上的复位端RN；以及，将复位端RN和置位端SN连接至快速锁相控制单元的输出端的电路。
[0024]在一种实施方式中，第三级分频单元包括4个D触发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现快速锁相的锁相环，其特征在于，所述锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、快速锁相控制单元和分频器；其中，所述快速锁相控制单元，其被配置为当接收到所述锁相使能信号时，响应于参考时钟信号的上升沿输出高电平的复位信号；所述分频器，其包括级联的多级分频单元和复位/置位控制电路；其中，所述复位/置位控制电路接收所述快速锁相控制单元输出的所述复位信号，并响应于从低电平跳变为高电平的所述复位信号，将各级分频单元的状态编码所构成的状态编码组合从第一状态转移为第二状态，以使所述分频器输出的反馈信号从低电平跳变为高电平；所述鉴频鉴相器，其被配置为响应于高电平的所述复位信号，输出所述参考时钟信号和所述反馈信号的相位误差。2.根据权利要求1所述的锁相环，其特征在于，所述分频器还包括：时钟输出电路，其中，所述各级分频单元，均包含多个D触发器以及组合逻辑单元，所述各级分频单元中的预选D触发器的输出作为所述各级分频单元的状态输出；所述时钟输出电路，用于根据所述多级分频单元中的至少两个分频单元的状态输出生成所述分频器的反馈信号。3.根据权利要求1所述的锁相环，其特征在于，所述各级分频单元包括多个D触发器，所述复位/置位控制电路包括设置在每个所述D触发器上的复位端RN或置位端SN。4.根据权利要求3所述的锁相环，其特征在于，所述复位/置位控制电路被配置为：响应于所述复位信号为低电平，将所述各级分频单元的多个D触发器的复位端RN或置位端SN拉低，使所述各级分频单元的状态编码所构成的状态编码组合为预设的所述第一状态；以及，响应于所述复位信号跳变为高电平，将所述各级分频单元的多个D触发器的复位端RN或置位端SN拉高，使所述各级分频单元的状态编码所构成的状态编码转移为所述第二状态。5.根据权利要求1所述的锁相环，其特征在于，所述分频器包括：第一级分频单元、第二级分频单元和第三级分频单元；其中，所述第二级分频单元的状态输出QL1_2和所述第三级分频单元的状态输出QL1_3提供至与非门，所述与非门的输出经过2级反相器后作为所述分频器输出的所述反馈信号。6.根据权利要求5所述的锁相环，其特征在于，所述第一级分频单元包含4个D触发器；所述复位/置位控制电路包括：设置在所述第一级分频单元的第一级第一D触发器、第一级第三D触发器、第一级第四D触发器的复位端RN，设置在第一级第二D触发器上的置位端SN；以及，将所述复位端RN和所述置位端SN连接至所述快速锁相控制单元的输出端的电路。7.根据权利要求5所述的锁相环，其特征在于，所述第二级分频单元包括4个D触发器；所述复位/置位控制电路包括：设置在第二级分频单元的第二级第一D触发器、第二级第二D触发器上的置位端SN；设置在第二级第三D触发器、第二级第四D触发器上的复位端RN；以及，将所述复位端RN和所述置位端SN连接至所述快速锁相控制单元的输出端的电路。8.根据权利要求5所述的锁相环，其特征在于，所述第三级分频单元包括4个D触发器；
所述复位/置位控制电路包括：设置在所述第三级分频单元的第三级第一D触发器、第三级第二D触发器上的置位端SN；设置在第三级第三D触发器、第三级第四D触发器上的复位端RN；与门电路，其输入端接收所述复位信号和除数控制信号，其输出端...

【专利技术属性】
技术研发人员：周艳平，陈俊杰，吴瑞砾，
申请(专利权)人：杭州地芯科技有限公司，
类型：发明
国别省市：