半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构及其制造方法。半导体结构包括衬底、第一介电层、第二介电层、密封环结构与保护层。第一介电层位于衬底上。第二介电层位于第一介电层上。密封环结构包括第一互连线结构与第二互连线结构。第一互连线结构位于第一介电层中。第二互连线结构位于第二介电层中且连接至第一互连线结构。保护层位于密封环结构与第二介电层上。保护层具有间隔件部。间隔件部覆盖第二介电层的侧壁与部分第一介电层。在保护层与第一介电层中具有沟槽。间隔件部位于沟槽与密封环结构之间。半导体结构可降低用以形成沟槽的蚀刻工艺的时间与功率。率。率。

【技术实现步骤摘要】
半导体结构及其制造方法


[0001]本专利技术涉及一种半导体结构及其制造方法，尤其涉及一种具有沟槽(ditch)的半导体结构及其制造方法。

技术介绍

[0002]目前的半导体结构在进行激光开槽(laser grooveing)时，会产生金属熔渣(metal burr)。金属熔渣会在进行封装工艺时导致不必要的短路，而造成产品良率下降。
[0003]目前的解决方法是在半导体结构中形成沟槽。如此一来，上述金属熔渣会落在沟槽中，以防止金属熔渣在进行封装工艺时导致不必要的短路。由于上述沟槽具有较深的深度，因此用以形成沟槽的蚀刻工艺需要较长的时间。若要缩短用以形成沟槽的蚀刻工艺的时间，则必须提高蚀刻工艺的功率。然而，高功率的蚀刻工艺会对半导体器件的电性造成不良的影响。

技术实现思路

[0004]本专利技术提供一种半导体结构及其制造方法，其可降低用以形成沟槽的蚀刻工艺的时间与功率。
[0005]本专利技术提出一种半导体结构，包括衬底、第一介电层、第二介电层、密封环结构与保护层(passivation layer)。第一介电层位于衬底上。第二介电层位于第一介电层上。密封环结构包括第一互连线结构与第二互连线结构。第一互连线结构位于第一介电层中。第二互连线结构位于第二介电层中且连接至第一互连线结构。保护层位于密封环结构与第二介电层上。保护层具有间隔件(spacer)部。间隔件部覆盖第二介电层的侧壁与部分第一介电层。在保护层与第一介电层中具有沟槽。间隔件部位于沟槽与密封环结构之间。
[0006]依照本专利技术的一实施例所述，在上述半导体结构中，衬底可包括彼此相邻的密封环区与切割道(scribe line)区。
[0007]依照本专利技术的一实施例所述，在上述半导体结构中，密封环结构可位于密封环区中。沟槽可位于切割道区中。
[0008]依照本专利技术的一实施例所述，在上述半导体结构中，沟槽可暴露出间隔件部的侧壁。
[0009]依照本专利技术的一实施例所述，在上述半导体结构中，沟槽的底面可低于间隔件部的底面。
[0010]依照本专利技术的一实施例所述，在上述半导体结构中，间隔件部的底面可低于第二互连线结构的底面。
[0011]依照本专利技术的一实施例所述，在上述半导体结构中，在保护层中可具有开口。开口可暴露出第二互连线结构。
[0012]依照本专利技术的一实施例所述，在上述半导体结构中，第二互连线结构还可位于第二介电层的顶面上。
[0013]依照本专利技术的一实施例所述，在上述半导体结构中，保护层可为单层结构。
[0014]依照本专利技术的一实施例所述，在上述半导体结构中，保护层可为多层结构。
[0015]本专利技术提出一种半导体结构的制造方法，包括以下步骤。提供衬底。在衬底上形成第一介电层。形成密封环结构。密封环结构的形成方法包括以下步骤。在第一介电层中形成第一互连线结构。在第一互连线结构与第一介电层上形成第二介电层。在第二介电层中形成第一开口与第一沟槽。第一开口暴露出第一互连线结构。第一沟槽暴露出第一介电层。在第一开口中形成第二互连线结构。第二互连线结构连接至第一互连线结构。在密封环结构与第二介电层上以及第一沟槽中形成保护层。形成第二沟槽。第二沟槽穿过位于第一沟槽中的保护层，且延伸至第一沟槽下方的第一介电层中。
[0016]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，衬底可包括彼此相邻的密封环区与切割道区。
[0017]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，密封环结构可位于密封环区中。第二沟槽可位于切割道区中。
[0018]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，保护层可具有间隔件部。间隔件部可覆盖第二介电层的侧壁与部分第一介电层。
[0019]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，间隔件部可位于第二沟槽与密封环结构之间。
[0020]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第二沟槽的宽度可小于第一沟槽的宽度。
[0021]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第一开口与第一沟槽可同时形成。
[0022]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在形成第二互连线结构的过程中，可移除部分第一介电层。
[0023]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第二沟槽的底面可低于第二互连线结构的底面。
[0024]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在保护层中形成第二开口。第二开口可暴露出第二互连线结构。第二开口与第二沟槽可同时形成。
[0025]基于上述，在本专利技术所提出的半导体结构中，保护层的间隔件部覆盖第二介电层的侧壁与部分第一介电层。亦即，在形成沟槽之前，可先移除部分第二介电层。因此，可降低用以形成沟槽的蚀刻工艺的时间与功率。此外，由于可降低用以形成沟槽的蚀刻工艺的功率，因此可防止蚀刻工艺对半导体器件造成不良的影响。
[0026]此外，在本专利技术所提出半导体结构的制造方法中，先在第二介电层中形成第一沟槽，再形成第二沟槽。亦即，在形成第二沟槽之前，已经先移除部分第二介电层。因此，可降低用以形成第二沟槽的蚀刻工艺的时间与功率。此外，由于可降低用以形成第二沟槽的蚀刻工艺的功率，因此可防止蚀刻工艺对半导体器件造成不良的影响。
[0027]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0028]图1A至图1D为本专利技术的一些实施例的半导体结构的制造流程剖面图；
[0029]图2为根据本专利技术的另一些实施例的半导体结构的剖面图。
[0030]附图标号说明：
[0031]10:半导体结构
[0032]100:衬底
[0033]102,106:介电层
[0034]104,104a,104b,108:互连线结构
[0035]110,110a,110b:保护层
[0036]BS1,BS2,BS3,BS4:底面
[0037]D1,D2:沟槽
[0038]OP1,OP2:开口
[0039]R1:密封环区
[0040]R2:切割道区
[0041]SP:间隔件部
[0042]SR:密封环结构
[0043]SR1,SR2:密封环
[0044]SW1,SW2:侧壁
[0045]TS:顶面
[0046]W1,W2:宽度
具体实施方式
[0047]图1A至图1D为根据本专利技术的一些实施例的半导体结构的制造流程剖面图。图2为根据本专利技术的另一些实施例的半导体结构的剖面图。
[0048]请参照图1A，提供衬底100。衬底100可包括彼此相邻的密封环区R1与切割道区R2。衬底100可为半导体衬底，如硅衬底。此外，在图1A中虽未示出，但在衬底100中可具有掺杂区及/或隔离结构等所需本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；第一介电层，位于所述衬底上；第二介电层，位于所述第一介电层上；密封环结构，包括：第一互连线结构，位于所述第一介电层中；以及第二互连线结构，位于所述第二介电层中且连接至所述第一互连线结构；以及保护层，位于所述密封环结构与所述第二介电层上，且具有间隔件部，其中所述间隔件部覆盖所述第二介电层的侧壁与部分所述第一介电层，且在所述保护层与所述第一介电层中具有沟槽，其中所述间隔件部位于所述沟槽与所述密封环结构之间。2.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括彼此相邻的密封环区与切割道区。3.根据权利要求2所述的半导体结构，其特征在于，所述密封环结构位于所述密封环区中，且所述沟槽位于所述切割道区中。4.根据权利要求1所述的半导体结构，其特征在于，所述沟槽暴露出所述间隔件部的侧壁。5.根据权利要求1所述的半导体结构，其特征在于，所述沟槽的底面低于所述间隔件部的底面。6.根据权利要求1所述的半导体结构，其特征在于，所述间隔件部的底面低于所述第二互连线结构的底面。7.根据权利要求1所述的半导体结构，其特征在于，在所述保护层中具有开口，且所述开口暴露出所述第二互连线结构。8.根据权利要求1所述的半导体结构，其特征在于，所述第二互连线结构还位于所述第二介电层的顶面上。9.根据权利要求1所述的半导体结构，其特征在于，所述保护层包括单层结构。10.根据权利要求1所述的半导体结构，其特征在于，所述保护层包括多层结构。11.一种半导体结构的制造方法，其特征在于，包括：提供衬底；在所述衬底上形成第一介电层；形成密封环结构，其中所述密封环结构的形成方法包括：在所述第一介电层中形成第一互连线结构；在所述第一互连线结构与所述第一介电层上形成第二介电层；在所述第二...

【专利技术属性】
技术研发人员：周惠隆，杨清利，张志圣，林建廷，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：