一种基于数模转换器的多板同步时钟架构及方法技术

本发明专利技术公开了一种基于数模转换器的多板同步时钟架构及方法，涉及时钟同步技术领域，包括多级时钟树框架和基于数模转换器的FPGA时钟同步系统，所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步系统中，并以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；本发明专利技术通过两级时钟发生器同步机制，能保证多片数模转换器输入的数据时钟信号和输出的分频时钟信号具有一致的相位，避免了现有信号同步装置中容易导致随机相位差的问题。的问题。的问题。

【技术实现步骤摘要】
一种基于数模转换器的多板同步时钟架构及方法


[0001]本专利技术涉及时钟同步
，具体涉及一种基于数模转换器的多板同步时钟架构及方法。

技术介绍

[0002]随着需求和技术的发展，在量子计算领域要实现对多个量子比特的精准操控，需要多路同步的任意波形脉冲。输出信号的带宽、通道数量以及通道间的定时准确度是任意波脉冲发生器的重要指标。目前市面上选用LTC2000做波形发生器的有很多，但同步实现方案基本都是依靠DAC本身的同步机制，且现有的波形发生器常用的时钟方案一般是采样时钟同步，时钟来源主要是外部灌值，在分频时产生数据时钟。
[0003]在目前现有的采用数模转换器实现通道间同步的工作方案中，其内容主要包括：将数模转换器内的压控振荡器产生的方波信号作为FPGA的数据时钟输入；将FPGA产生的数据随路时钟信号作为数模转换器的数据时钟信号直接输入至数模转换器内。该方案本身的同步机制需要实时回读多个数模转换器的采样钟和数据钟的鉴相器结果，其过程为在上位机或者系统MCU内将这每个鉴相器输出的PH值进行大小排序，计算出最大值和最小值，得到最大差值，最后将差值和阈值做比较，大于阈值的通道需要通过MCU发指令设置一个采样时钟的延时，保证输出的同步。当系统是多板卡或者多机箱时，这个同步机制会存在过于复杂的问题，在系统运行中容易产生误判或者瞬间干扰从而导致输出存在周期跳变。另外，现有技术中还有通过设置外灌参考时钟的方式来实现通道数据同步，但由于外灌参考时钟的信号频率偏高，在内走长线容易导致高频干扰从而影响其他器件的正常工作；同时在外灌时钟方案中，连接器和时钟走线存在较大插损，易导致多板卡的时钟质量不佳，同时参考时钟分频得到数据时钟假设是m分频，由于分频会引起不确定相位的特性，因此不同的板卡或者机箱就存在m种不同的相位关系，导致最终输出存在随机相位差。

技术实现思路

[0004]本专利技术提供一种基于数模转换器的多板同步时钟架构及方法，以实现在满足指标条件下，设计一种简单高效的同步时钟架构，能够避免现有的数据时钟来源于数模转换器内部的时钟合成器，从而导致同步机制存在校准复杂和时钟分频导致随机相位差的问题。
[0005]本专利技术通过下述技术方案实现：一种基于数模转换器的多板同步时钟架构，该时钟架构包括基于压控振荡器的多级时钟树框架和基于数模转换器的FPGA时钟同步系统，所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步系统中，并且以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；所述FPGA时钟同步系统包括多个数模转换器和FPGA芯片，用于将多级时钟树框架输出的采样时钟信号和第一数据时钟信号往数模转换器输入，同时
往FPGA芯片进行第二数据时钟信号输入，之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0
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和90
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时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。在现有技术中，将数模转换器内的压控振荡器产生的方波信号作为FPGA的数据时钟输入；将FPGA产生的数据随路时钟信号作为数模转换器的数据时钟输入信号。该方案本身的同步机制需要实时回读多个数模转换器的采样钟和数据钟的鉴相器结果，这个同步机制会过于复杂，在系统运行中容易产生误判或者瞬间干扰。另一方面在常用的外灌参考时钟同步技术中，参考时钟的信号频率偏高，在内走长线容易导致高频干扰从而影响其他器件的正常工作；同时在外灌时钟方案中，参考时钟分频得到数据时钟假设是m分频，由于分频会引起不确定相位的特性，因此不同板卡或者机箱就存在m种不同的相位关系，导致最终输出存在随机相位差。基于此，本专利技术提供了一种基于数模转换器的多板同步时钟架构及方法，目的在于在满足指标条件下，设计一种简单高效的同步时钟架构，能够避免在现有的数模转换器同步机制里存在复杂校准以及避免时钟分频导致随机相位差的问题。
[0006]进一步地，所述多级时钟树框架包括顺次信号连接的时钟源、一阶时钟发生器和二阶时钟发生器，所述时钟源为一阶时钟发生器提供参考时钟信号；所述时钟源输出的参考时钟信号输出至一阶时钟发生器的时钟输入端口。
[0007]进一步地，所述一阶时钟发生器通过信号输出将进阶时钟信号、同步信号输出至二阶时钟发生器的输入端；所述二阶时钟发生器通过信号输出将采样时钟信号、第一数据时钟信号和第二数据时钟信号分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。
[0008]进一步地，在所述FPGA时钟同步系统中，每一个所述FPGA芯片能与至少一个数模转换器成一组数据单元，所述多级时钟树框架对每一组数据单元保持采样时钟信号、第一数据时钟信号和第二数据时钟信号的信号输入。
[0009]进一步地，所述时钟发生器包括：采集选择模块：包括信号采集器和同步选择器，所述信号采集器用于接收外部的同步信号并将其转换为数字控制信号，所述同步选择器用于根据同步信号的状态选择不同的时钟源进行同步操作；同步发生模块：包括同步状态机，所述同步状态机用于将外部参考时钟信号与内部的数据时钟信号进行同步以实现时钟信号的同步和管理；输出控制模块：包括重定时器和时钟门控器，所述重定时器用于延迟信号并重新定时信号的上升和下降沿，所述时钟门控器用于在需要时暂停或恢复时钟信号的传输以降低芯片的整体功耗。
[0010]进一步地，所述数模转换器包括：分频模块：用于将接收到的采样时钟信号进行四分频，将分频后的分频时钟信号按照初相分别称呼为0
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、90
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、180
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和270
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时钟；寄存器模块：用于在第一数据时钟信号的上升沿或下降沿时刻，将数模转换器上输入至第一数据输入端口和第二数据输入端口输入的参考处理数据进行锁存；相位比较模块：用于计算出分频后输出的各分频时钟信号在与第一数据时钟信号上的相位差值，且用于计算出第一数据时钟信号的上升沿到采样时钟信号上升沿的时间长
度；延时模块：用于将从寄存器模块中取出的分频数据时钟信号进行延时，所述延时的周期间隔长度与相位比较模块计算出的各分频时钟信号与第一数据时钟信号的相位差值相等。
[0011]一种基于数模转换器的多板同步方法，该方法包括：步骤S1：将参考时钟信号输入至由多个时钟发生器组成的多级时钟树中，通过多级时钟树中的两级时钟发生器对信号进行初步同步处理，利用时钟发生器检测并转换同步信号，并根据同步信号的不同状态选择相应的时钟源，且通过同步状态机将外部参考时钟信号与内部时钟信号进行同步；步骤S2：对同步后的数据时钟信号进行同步判别以确认是否需要延时或重新定时，判别结束后将以采样时钟信号、第一数据时钟信号和第二数据时钟信号的形式分别输出至FPGA时钟同步系统上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于数模转换器的多板同步时钟架构，其特征在于，该时钟架构包括：基于压控振荡器的多级时钟树框架：用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步系统中，并且以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；基于数模转换器的FPGA时钟同步系统：包括多个数模转换器和FPGA芯片，用于将多级时钟树框架输出的采样时钟信号和第一数据时钟信号往数模转换器输入，同时往FPGA芯片进行第二数据时钟信号输入，之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0
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和90
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时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。2.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述多级时钟树框架包括顺次信号连接的时钟源、一阶时钟发生器和二阶时钟发生器，所述时钟源为一阶时钟发生器提供参考时钟信号；所述时钟源输出的参考时钟信号输出至一阶时钟发生器的时钟输入端口。3.根据权利要求2所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述一阶时钟发生器通过信号输出将进阶时钟信号、同步信号输出至二阶时钟发生器的输入端；所述二阶时钟发生器通过信号输出将采样时钟信号、第一数据时钟信号和第二数据时钟信号分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。4.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，在所述FPGA时钟同步系统中，每一个所述FPGA芯片能与至少一个数模转换器成一组数据单元，所述多级时钟树框架对每一组数据单元保持采样时钟信号、第一数据时钟信号和第二数据时钟信号的信号输入。5.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述时钟发生器包括：采集选择模块：包括信号采集器和同步选择器，所述信号采集器用于接收外部的同步信号并将其转换为数字控制信号，所述同步选择器用于根据同步信号的状态选择不同的时钟源进行同步操作；同步发生模块：包括同步状态机，所述同步状态机用于将外部参考时钟信号与内部的数据时钟信号进行同步以实现时钟信号的同步和管理；输出控制模块：包括重定时器和时钟门控器，所述重定时器用于延迟信号并重新定时信号的上升和下降沿，所述时钟门控器用于在需要时暂停或恢复时钟信号的传输以降低芯片的整体功耗。6.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述数模转换器包括：分频模块：用于将接收到的采样时...

【专利技术属性】
技术研发人员：徐超，邹小波，林海川，曾耿华，吴峰，
申请(专利权)人：成都中微达信科技有限公司，
类型：发明
国别省市：