互补式存储电路及存储器制造技术

本发明专利技术提供一种互补式存储电路及存储器，其中的互补式存储电路包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。利用上述发明专利技术能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。动能力的要求。动能力的要求。

【技术实现步骤摘要】
互补式存储电路及存储器


[0001]本专利技术涉及半导体(Semiconductor)和CMOS混合集成电路
，具体涉及一种采用CMOS的互补式存储阵列电路及存储器。

技术介绍

[0002]随着人工智能与深度学习技术的不断发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而，逐渐增大的网络规模导致数据在内存与传统计算设备如CPU与GPU间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(Vector Matrix Multiplication)。基于非挥发性存储器(Non
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volatile Memory，或非易失存储器)的存内计算(Compute
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In
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Memory)，把权重存储在非挥发性存储器单元中，并在阵列中进行模拟向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
[0003]目前，非挥发性存储器器件如RRAM、PCRAM、MRAM、FeRAM、FeFET等在权值写入后，把权值存储在器件的电导值上。器件组织成阵列的形式，从一端输入电压作为向量矩阵乘法的输入，阵列中通过欧姆定律与基尔霍夫定律计算，在阵列的另一端得到的电流为向量矩阵乘法的求和结果，且求和结果通常使用模数转换器(ADC)读出。
[0004]在上述多种新型非易失存储器中，二端非易失存储器因为其更高的理论密度与简单结构带来的工艺成本降低受到广泛地关注和研究。在实际应用中，二端存储器需要形成存储阵列来实现高密度结构与高速读写。目前已有的方法主要是通过组成1晶体管
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1存储器(1T1R)阵列，主流方法中的晶体管通常采用N型。但是在实际使用中，一方面由于先进节点下电源Vdd较低，晶体管能够施加的最大栅压有限，另一方面N型晶体管在带有源极电阻时，非零的源端电压将进一步降低晶体管的栅源电压，因此在先进节点下的二端存储器操作过程中存在驱动电流不足的问题，从而限制了器件尺寸的进一步缩小，限制存储阵列密度的提升。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的是提供一种互补式存储电路及存储器，以解决现有存储电路存在的电压受限，导致驱动电流不足，限制器件的小型化发展及存储阵列密度提升等问题。
[0006]本专利技术提供的互补式存储电路，包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。
[0007]此外，可选的技术方案是，N沟道场效应晶体管的栅极相连接形成字线N，P沟道场效应晶体管的栅极相连接形成字线P；其中，外部的脉冲产生器在字线N和字线P上发出预设
的脉冲信号。
[0008]此外，可选的技术方案是，N沟道场效应晶体管的漏极与第一可变电阻连接，P沟道场效应晶体管的漏极与第二可变电阻连接；第一可变电阻和第二可变电阻的另一端分别与对应位置的位线连接。
[0009]此外，可选的技术方案是，存储单元包括M
×
N个，其中M表示行数，N表示列数；其中，位于同一行中的第一可变电阻的位线共用，位于同一行中的第二可变电阻的位线共用；位于同一列中的N沟道场效应晶体管的栅极的字线N共用，位于同一列中的P沟道场效应晶体管的栅极的字线P共用。
[0010]此外，可选的技术方案是，包括保存模式、写1模式、写0模式和读模式；其中，在保存模式下，各存储单元不工作并保存自身原有数据；在写1模式和写0模式下，指定的存储单元处于表示1的状态，且指定的存储单元的电压小于预设电压VDD；在读模式下，存储单元的源线接读电压，使得读电流通过存储单元到达位线，并从位线上读取存储单元的对应状态。
[0011]此外，可选的技术方案是，在保存模式下，所有字线N、位线和源线均接GND，字线P接预设电压VDD；P沟道场效应晶体管和N沟道场效应晶体管均处于关断状态。
[0012]此外，可选的技术方案是，在写1模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写1电压，目标存储单元的目标位线接GND，其余位线接写1电压，目标存储单元被写至状态1。
[0013]此外，可选的技术方案是，在写0模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接预设写0电压，写电流由位线流经目标存储单元至源线，目标存储单元被写至状态0。
[0014]此外，可选的技术方案是，在读模式下，字线N接预设电压VDD，字线P接GND；在选通目标存储单元后，目标存储单元的源线接读电压，目标存储单元的位线接GND，剩余位线接读电压，读电流经目标存储单元至位线，并从位线上读取存储单元的对应状态。
[0015]另一方面，本专利技术还提供一种存储器，包括上述互补式存储电路。
[0016]利用上述互补式存储电路及存储器，存储单元包括交替连接的P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接，采用了PMOS的类NAND型存储单元结构，通过使用NAND结构实现了三维集成的可能，有利于进一步提高存储阵列密度；同时引入PMOS还能够有效降低串联情况下对场效应晶体管驱动能力的要求。
[0017]为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术旨在包括所有这些方面以及它们的等同物。
附图说明
[0018]通过参考以下结合附图的说明，并且随着对本专利技术的更全面理解，本专利技术的其它目的及结果将更加明白及易于理解。在附图中：
[0019]图1为本专利技术实施例的互补式存储电路的局部存储单元结构示意图；
[0020]图2为本专利技术实施例的互补式存储电路的矩阵阵列结构示意图；
[0021]图3为本专利技术实施例的互补式存储电路的操作电压示意图。
具体实施方式
[0022]在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
[0023]在目前的N型晶体管存储阵列所存在的晶体管能够施加的最大栅压有限，以及N型晶体管在带有源极电阻时，非零的源端电压将进一步降低晶体管的栅源电压，因此在先进节点下的二端存储器操作过程中存在驱动电流不足的问题。为解决上述问题，本专利技术提供一种互补式存储电路及存储器，存储单元包括交替连接的P沟道场效应晶体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种互补式存储电路，其特征在于，包括呈矩阵阵列分布的存储单元，所述存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，所述P沟道场效应晶体管的源极与所述N沟道场效应晶体管的漏极连接；所述P沟道场效应晶体管的漏极与所述N沟道场效应晶体管的源极连接。2.如权利要求1所述的互补式存储电路，其特征在于，所述N沟道场效应晶体管的栅极相连接形成字线N，所述P沟道场效应晶体管的栅极相连接形成字线P；其中，外部的脉冲产生器在所述字线N和所述字线P上发出预设的脉冲信号。3.如权利要求2所述的互补式存储电路，其特征在于，所述N沟道场效应晶体管的漏极与第一可变电阻连接，所述P沟道场效应晶体管的漏极与第二可变电阻连接；所述第一可变电阻和所述第二可变电阻的另一端分别与对应位置的位线连接。4.如权利要求3所述的互补式存储电路，其特征在于，所述存储单元包括M
×
N个，其中M表示行数，N表示列数；其中，位于同一行中的所述第一可变电阻的位线共用，位于同一行中的所述第二可变电阻的位线共用；位于同一列中的所述N沟道场效应晶体管的栅极的字线N共用，位于同一列中的所述P沟道场效应晶体管的栅极的字线P共用。5.如权利要求4所述的互补式存储电路，其特征在于，包括保存模式、写1模式、写0模式和读模式；其中，在所述保存模式下，各存储单元不工作并保存自身原有数据；在所述写1模式和所述写0模式下，指定的存储单元处于表示1的状态，且所述...

【专利技术属性】
技术研发人员：王宗巍，杨宇航，蔡一茂，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：