感测放大器和使用感测放大器的半导体集成电路制造技术

本发明专利技术公开了一种防止与反相器对中的偏移相关联的故障的感测放大器。该感测放大器包括反相器对和控制器。反相器对的任一个输入端电连接到位线，而另一个输入端电连接到／位线。控制器配置为响应于第一控制信号，将位线和／位线预充电到与反相器对的偏移相应的电平。控制器响应于第二控制信号，通过将反相器对的输出端连接到位线对，使用反相器对来感测位线和／位线的电压差。

【技术实现步骤摘要】

本文描述的本专利技术的实施例涉及半导体电路技术，具体地说涉及感测放大器和使 用感测放大器的半导体集成电路。
技术介绍
如图1所示，根据传统技术的半导体集成电路10包括位线‘BL’、/位线‘BLB’、字 线‘WL’、存储单元11、感测放大器12以及预充电电路13和14。用于感测并放大存储单元11中记录的数据的部件即感测放大器12电连接在位线 ‘BL，和/位线‘BLB，之间，并且包括多个晶体管‘Ml，至‘M6，。交叉耦合锁存器形式的感测放大器12包括反相器对，反相器对由晶体管Ml和M2 以及晶体管M3和M4构成。晶体管‘M5’电连接在交叉耦合锁存器与电源端‘VDD’之间。晶体管‘M5’的栅极 接收控制信号‘SAP’。晶体管‘M6’电连接在交叉耦合锁存器和接地端‘VSS’之间。晶体管 ‘M6’的栅极接收控制信号‘SAN’。控制信号‘SAP’和‘SAN’是确定向感测放大器12供应 电能的时刻的信号。预充电电路13和14根据位线均衡信号‘BLEQ’，将位线对预充电到位线预充电电 压‘VBLP，电平。预充电电路13和14可以由多个晶体管‘M7’至‘M12，组成。此时，由于元件和工艺的问题，在构成感测放大器12的反相器对的晶体管之间可 能出现不匹配。由于所述不匹配，可能出现形成反相器对的晶体管之间的偏移，即阈值电压 与电路设计的阈值电压不同带来的差异。此夕卜，由于晶体管‘M5’和‘M6，以及构成预充电电路13和14的晶体管‘M7’至 ‘M12’是与电源连接的部件，它们被设计成具有比构成感测放大器12的反相器对的晶体管 ‘Ml，至‘M4，更大的尺寸。根据传统技术的如上述配置的半导体集成电路在字线‘WL’被激活之前，通过预充 电电路13和14将位线‘BL’和/位线‘BLB’预充电到位线预充电电压‘VBLP’电平。此后，当字线‘WL’被激活用于读取或刷新操作时，位线‘BL’和/位线‘BLB’进行电荷共享。在一段时间流逝之后，通过电荷共享，位线‘BL’和/位线‘BLB’的电压差达到期 望的电平或更大的电平，这时控制信号‘SAP’和‘SAN’被激活。根据控制信号‘SAP’和‘SAN’的激活来操作感测放大器12，使得可以进行对存储 单元11中记录的数据进行感测和放大操作。根据上述传统技术的半导体集成电路具有以下问题。首先，位线‘BL’和/位线‘BLB’被预充电为相同的电压电平，即预充电电压‘VBLP’ 电平。然而，感测放大器未反映由于反相器对的偏移导致的位线‘BL’和/位线‘BLB’的电 压差，因此可能出现故障。例如，假定存储单元11中记录“1”。当字线‘WL’被激活时，位线‘BL’的电压电平 高于位线预充电电压‘VBLP’，并且/位线‘BLB’的电压电平将维持位线预充电电压‘VBLP’。 此时，如果假定晶体管‘M2’的阈值电压比设计时的阈值电压小，并且晶体管‘M4’的阈值电 压比设计时的阈值电压大，则位线‘BL’的电压通过晶体管‘M2’经晶体管‘M6’被放电，使 得存储单元11中的数据被错误地感测为“0”。其次，由于需要晶体‘M5’和‘M6’用于供电和需要晶体管‘M7’至‘M12’用于预充 电操作，故出现形成晶体管的电路面积的减少。
技术实现思路
在本专利技术的一个实施例中，一种感测放大器包括反相器对，该反相器对的任一个 输入端电连接到位线，而另一个输入端电连接到/位线；以及控制器，配置为响应于第一控 制信号，将所述位线和/位线预充电到对应于反相器对的偏移的电平，以及响应于第二控 制信号，通过将反相器对的输出端电连接到所述位线对，以通过反相器对来感测所述位线 和/位线的电压差。在本专利技术的另一个实施例中，一种感测放大器包括第一反相器和第二反相器，电 连接在位线和/位线之间，并形成交叉耦合锁存器；第一晶体管，配置为响应于第一控制信 号，将第一反相器的输入端连接到第一反相器的输出端；第二晶体管，配置为响应于第一控 制信号，将第二反相器的输入端连接到第二反相器的输出端；第三晶体管，配置为响应于第 二控制信号，将第一反相器的输出端连接到位线；以及第四晶体管，配置为响应于第二控制 信号，将第二反相器的输出端连接到/位线。在本专利技术的再一个实施例中，一种半导体集成电路包括存储单元；由位线和/位 线构成的位线对，被连接以将数据输入到所述存储单元以及从所述存储单元输出数据；以 及感测放大器，配置为包括连接在位线对之间的反相器对，响应于第一控制信号，将位线和 /位线预充电到对应于所述反相器对的偏移的电平，以及响应于第二控制信号，通过将所述 反相器对的输出端连接到所述位线对，以通过所述反相器对来感测所述位线和/位线的电 压差。下面在“具体实施方式”部分描述这些和其他特征、方面和实施例。 附图说明结合附图描述本专利技术的特征、方面和实施例，在附图中图1是根据传统技术的半导体集成电路的电路图；以及图2是根据本专利技术的实施例的半导体集成电路的电路图。具体实施例方式下面将参考附图更加详细描述优选实施例。图2是根据实施例的半导体集成电路的电路图。如图2所示，根据本专利技术的半导体集成电路100包括位线对，由位线‘BL’和/位 线‘BLB’构成；存储单元11 ；和感测放大器110。感测放大器110电连接在位线‘BL’和/位线‘BLB’之间，并且被施加有电源电压 ‘VC0RE’和接地电压‘VSS’。感测放大器110共同使用电源电压‘VC0RE’来对位线对预充电，并且感测位线对 的电压差(感测记录在存储单元中的数据)。感测放大器110包括第一反相器111、第二反相器112和控制器113。第一反相器111包括第五晶体管‘M21，和第六晶体管‘M22，。第五晶体管‘M21，的 源极被施加有电源电压‘VC0RE’，以及第六晶体管‘M22’的漏极被施加有接地电压‘VSS’。第二反相器112包括第七晶体管‘M23’和第八晶体管‘M24’。第七晶体管‘M23’的 源极被施加有电源电压‘VC0RE’，以及第八晶体管‘M24’的漏极被施加有接地电压‘VSS’。第一反相器111和第二反相器112的第五至第八晶体管‘M21，至‘M24’形成交叉 耦合锁存器的结构。控制器113被配置为响应于第一控制信号‘S1’，将位线‘BL’和/位线‘BLB，预 充电到对应于反相器对111和112的偏移的电平，以及响应于第二控制信号‘S2’，通过将反 相器对111和112的输出端连接到位线对‘BL’和‘BLB’，使用反相器对111和112来感测 位线‘BL，和/位线‘BLB，的电压差。第一控制信号‘S1’是在自字线驱动信号的激活时刻起的设置时间之前产生的脉 冲信号，即是用于激活字线的信号。可以使用位线均衡信号作为第一控制信号‘S1’。第二控制信号‘S2’是将字线驱动信号延迟预定的设置时间的信号。可能使用字 线驱动信号作为第二控制信号‘S2’。控制器113包括第一晶体管‘M25，至第四晶体管‘M28，。第一晶体管‘M25’被配置为响应于第一控制信号‘S1’，将第一反相器111的输入 端和输出端相连接。第二晶体管‘M26’被配置为响应于第一控制信号‘S1’，将第二反相器112的输入 端和输出端相连接。第三晶体管‘M27’被配置为响应于第二控制信号‘S2’，将第一反相器111的输出 端连接到位线‘BL’。第四晶体本文档来自技高网...

【技术保护点】
一种感测放大器，包括：反相器对，所述反相器对的任一个输入端电连接到位线，而另一个输入端端电连接到／位线；和控制器，配置为响应于第一控制信号，将所述位线和所述／位线预充电到与所述反相器对的偏移相应的电平，以及响应于第二控制信号，通过将所述反相器对的输出端电连接到位线对，利用所述反相器对来感测所述位线和所述／位线的电压差。

【技术特征摘要】
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【专利技术属性】
技术研发人员：文眞永，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]