基准电压生成电路制造技术

本公开提供一种基准电压生成电路，包括：第一NMOS晶体管，第一NMOS晶体管的栅极作为基准电压生成电路的运算放大器的第一输入端，并且第一输入端连接参考电压；第二NMOS晶体管，第二NMOS晶体管的栅极连接至第一电阻的第一端，第一电阻的第二端连接至基准电压生成电路的输出端；可调电阻，可调电阻的第一端连接至第一电阻的第一端；补偿电阻，第二NMOS晶体管、第一电阻、可调电阻和补偿电阻能够构成电路回路，补偿电阻用于对第一极输出极点和第二极输出极点进行补偿，第一极输出极点为补偿电阻的第一端，第二极输出极点为基准电压生成电路的输出端。输出端。输出端。

【技术实现步骤摘要】
基准电压生成电路


[0001]本公开涉及一种基准电压生成电路。

技术介绍

[0002]诸如低压差线性稳压器(LDO)的基准电压生成电路通常用于生成基准电压。但是在电路的输出附在变化较大时会引起系统的不稳定。因此需要对电路中的不同极点进行补偿。在现有技术中，包括使用电容和环路增益相关的零点来进行极点补偿，但是该方式不能保持LDO的稳定输出，还包括使用可变零点来补偿输出极点的附在电流变化，但是该方式结构比较复杂。例如在中国技术专利CN217034615U中公开了一种极点追踪补偿LDO电路。
[0003]本公开提供了一种基准电压生成电路，尤其适用于LDO稳压器良好的频率稳定性和瞬态响应。

技术实现思路

[0004]为了解决上述技术问题之一，本公开提供了一种基准电压生成电路。
[0005]根据本公开的一个方面，提供了一种基准电压生成电路，包括：
[0006]第一NMOS晶体管，所述第一NMOS晶体管的栅极作为所述基准电压生成电路的运算放大器的第一输入端，并且所述第一输入端连接参考电压；
[0007]第二NMOS晶体管，所述第二NMOS晶体管的栅极连接至第一电阻的第一端，所述第一电阻的第二端连接至所述基准电压生成电路的输出端；
[0008]可调电阻，所述可调电阻的第一端连接至所述第一电阻的第一端；
[0009]补偿电阻，所述第二NMOS晶体管、第一电阻、可调电阻和所述补偿电阻能够构成电路回路，所述补偿电阻用于对第一极输出极点和第二极输出极点进行补偿，所述第一极输出极点为所述补偿电阻的第一端，所述第二极输出极点为所述基准电压生成电路的输出端。
[0010]根据本公开的至少一个实施方式的基准电压生成电路，还包括第一PMOS晶体管和第二PMOS晶体管，其中所述第一PMOS晶体管和第二PMOS晶体管的源极连接供电电压，第一PMOS晶体管和第二PMOS晶体管的栅极互连，并且所述补偿电阻的第一端连接至所述第二PMOS晶体管的漏极，所述补偿电阻的第二端连接至所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的栅极与漏极连接，并且所述第一PMOS晶体管的漏极连接至第二NMOS晶体管，所述补偿电阻的第一端连接所述基准电压生成电路的输出端。
[0011]根据本公开的至少一个实施方式的基准电压生成电路，还包括第三PMOS晶体管，所述第三PMOS晶体管的源极连接所述供电电压，所述第三PMOS晶体管的栅极连接所述补偿电阻的第一端，所述第三PMOS晶体管的漏极连接所述基准电压生成电路的输出端。
[0012]根据本公开的至少一个实施方式的基准电压生成电路，还包括第三NMOS晶体管，所述第三NMOS晶体管的源极连接所述可调电阻的第二端，所述第三NMOS晶体管的漏极连接所述第二NMOS晶体管的源极和第一NMOS晶体管的源极。
[0013]根据本公开的至少一个实施方式的基准电压生成电路，还包括第四NMOS晶体管和第五NMOS晶体管，所述第四NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第四NMOS晶体管的源极连接所述第一NMOS晶体管的漏极，所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极，所述第五NMOS晶体管的漏极连接所述第一PMOS晶体管的漏极，所述第五NMOS晶体管的源极连接所述第二NMOS晶体管的漏极。
[0014]根据本公开的至少一个实施方式的基准电压生成电路，还包括参考电压生成电路，所述参考电压生成电路用于生成所述参考电压。
[0015]根据本公开的至少一个实施方式的基准电压生成电路，所述参考电压生成电路包括第一三极管、第二三极管、第四电阻和第五电阻，其中所述第一三极管的基极与所述第一NMOS晶体管的栅极连接，以便通过第一三极管、第二三极管、第四电阻和第五电阻来提供所述参考电压。
[0016]根据本公开的至少一个实施方式的基准电压生成电路，所述参考电压生成电路包括第六NMOS晶体管和第七NMOS晶体管，第六NMOS晶体管和第七NMOS晶体管的漏极接收所述供电电压，所述第六NMOS晶体管和第七NMOS晶体管的栅极连接，并且所述第六NMOS晶体管的源极连接所述第一三极管的集电极，所述第二三极管的基极连接所述第一三极管的发射极，所述第二三极管的发射极连接所述第四电阻和第五电阻的串联电路，所述第七NMOS晶体管的源极连接第三三极管的集电极，第三三极管的基极连接第一三极管的基极，第三三极管的发射极连接第二三极管的集电极和第四三极管的基极，第四三极管的集电极连接第一三极管的发射极，并且第四三极管的发射极连接第四电阻和第五电阻的连接点。
[0017]根据本公开的至少一个实施方式的基准电压生成电路，还包括启动电路，所述启动电路用于产生启动信号，所述启动信号连接至所述第六NMOS晶体管的栅极和第四NMOS晶体管的栅极。
[0018]根据本公开的至少一个实施方式的基准电压生成电路，所述启动电路包括第八NMOS晶体管，通过所述第八NMOS晶体管的栅极和源极的电压变化来生成所述启动信号。
附图说明
[0019]附图示出了本公开的示例性实施方式，并与其说明一起用于解释本公开的原理，其中包括了这些附图以提供对本公开的进一步理解，并且附图包括在本说明书中并构成本说明书的一部分。
[0020]图1是根据本公开的一个实施方式的基准电压生成电路的结构示意图。
[0021]图2是根据本公开的一个实施方式的基准电压生成电路的电路图。
具体实施方式
[0022]下面结合附图和实施方式对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施方式仅用于解释相关内容，而非对本公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本公开相关的部分。
[0023]需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本公开的技术方案。
[0024]除非另有说明，否则示出的示例性实施方式/实施例将被理解为提供可以在实践
中实施本公开的技术构思的一些方式的各种细节的示例性特征。因此，除非另有说明，否则在不脱离本公开的技术构思的情况下，各种实施方式/实施例的特征可以另外地组合、分离、互换和/或重新布置。
[0025]在附图中使用交叉影线和/或阴影通常用于使相邻部件之间的边界变得清晰。如此，除非说明，否则交叉影线或阴影的存在与否均不传达或表示对部件的具体材料、材料性质、尺寸、比例、示出的部件之间的共性和/或部件的任何其它特性、属性、性质等的任何偏好或者要求。此外，在附图中，为了清楚和/或描述性的目的，可以夸大部件的尺寸和相对尺寸。当可以不同地实施示例性实施例时，可以以不同于所描述的顺序来执行具体的工艺顺序。例如，可以基本同时执行或者以与所描述的顺序相反的顺序执行两个连续描述的工艺。此外，同样的附图标记表示同样的部件。
[0026]当一个部件被称作“在”另一部件“上”或“之上”、“连接到”或“结合到”另一部件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基准电压生成电路，其特征在于，包括：第一NMOS晶体管，所述第一NMOS晶体管的栅极作为所述基准电压生成电路的运算放大器的第一输入端，并且所述第一输入端连接参考电压；第二NMOS晶体管，所述第二NMOS晶体管的栅极连接至第一电阻的第一端，所述第一电阻的第二端连接至所述基准电压生成电路的输出端；可调电阻，所述可调电阻的第一端连接至所述第一电阻的第一端；补偿电阻，所述第二NMOS晶体管、第一电阻、可调电阻和所述补偿电阻能够构成电路回路，所述补偿电阻用于对第一极输出极点和第二极输出极点进行补偿，所述第一极输出极点为所述补偿电阻的第一端，所述第二极输出极点为所述基准电压生成电路的输出端。2.如权利要求1所述的基准电压生成电路，其特征在于，还包括第一PMOS晶体管和第二PMOS晶体管，其中所述第一PMOS晶体管和第二PMOS晶体管的源极连接供电电压，第一PMOS晶体管和第二PMOS晶体管的栅极互连，并且所述补偿电阻的第一端连接至所述第二PMOS晶体管的漏极，所述补偿电阻的第二端连接至所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的栅极与漏极连接，并且所述第一PMOS晶体管的漏极连接至第二NMOS晶体管，所述补偿电阻的第一端连接所述基准电压生成电路的输出端。3.如权利要求2所述的基准电压生成电路，其特征在于，还包括第三PMOS晶体管，所述第三PMOS晶体管的源极连接所述供电电压，所述第三PMOS晶体管的栅极连接所述补偿电阻的第一端，所述第三PMOS晶体管的漏极连接所述基准电压生成电路的输出端。4.如权利要求3所述的基准电压生成电路，其特征在于，还包括第三NMOS晶体管，所述第三NMOS晶体管的源极连接所述可调电阻的第二端，所述第三NMOS晶体管的漏极连接所述第二NMOS晶体管的源极和第一NMOS晶体管的源极。5.如权利要求4所述的基准电压生成电路，其特征在于，还包括第四NMOS晶体管和第五NMOS晶体管，所述第四NMOS晶体管的...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：杭州迈巨微电子有限公司，
类型：新型
国别省市：