针对兼容时钟域OCC链的共享电路结构及捕获方法技术

本发明专利技术种公开了一种针对兼容时钟域OCC链的共享电路结构及捕获方法，主要解决现有方案的电路冗余问题。包括：一个8比特的共享OCC链、多个工作时钟信号输入端口以及与之一一对应的多比特OCC链数据有效控制寄存器、时钟信号输出端口、脉冲控制模块和时钟信号选择模块，其中OCC链数据有效控制寄存器串联在8比特的共享OCC链之后，脉冲控制模块由一个8比特并入串出寄存器、一个与门和一个时钟门控组成；通过OCC链共享减少电路的冗余，同时增加多比特OCC链数据有效控制寄存器保证其控制方面的灵活性。本发明专利技术能够在实现与MergeNCP法相同效果的同时，减少电路冗余，实现优化控制。实现优化控制。实现优化控制。

【技术实现步骤摘要】
针对兼容时钟域OCC链的共享电路结构及捕获方法


[0001]本专利技术属于集成电路
，进一步涉及芯片可测试性技术，具体为一种针对兼容时钟域片上时钟控制OCC(On
‑
Chip Clock Control)链的共享电路结构及捕获方法，可用于芯片测试时内部的时钟控制。

技术介绍

[0002]随着半导体产业的发展，市场需求的增加，集成电路规模不断增大，工艺水平进入深亚微米和纳米时代。随之而来的是晶体管密集度的提升，芯片面积与可用于测试的管脚数目比值的提升，使得测试难度与测试成本不断攀升。测试成本是芯片生产成本中极为重要的一部分，降低测试成本对于集成电路的快速且可持续发展有着重要的意义。
[0003]而在集成电路测试过程中，测试集规格在很大程度上影响着测试的成本。一方面，测试向量的数目越多对ATE(Automatic Test Equipment,自动测试设备)机台的存储资源要求越高，另一方面，测试向量集规格越大，测试时间也就越长，对ATE机台使用时间的加长也造成了测试成本的增加。
[0004]若能通过对DFT(Design For Testability，可测试性设计)中的扫描技术中故障捕获方式进行优化，使扫描技术产生的测试向量能够更加高效的捕获到更多的故障，则能在应用更少测试向量数目的条件下达到相同的测试质量，降低测试成本，也即降低芯片制造成本，有利于集成电路产业的高质量可持续发展。针对多时钟域电路设计中故障检测，传统上一般在进行ATPG(Auto pattern generated，自动测试向量生成)阶段，使用Merge NCP法让兼容时钟域在捕获阶段同时打出捕获脉冲进行故障的捕获。而这种方法，不可避免地会导致一部分电路结构的冗余。

技术实现思路

[0005]本专利技术目的在于针对上述现有技术的不足，提出一种针对兼容时钟域OCC链的共享电路结构及捕获方法，用于解决电路冗余造成的面积浪费；通过对可测性设计DFT中的片上时钟控制OCC电路结构进行优化，针对兼容时钟域的OCC模块，使用同一组8比特OCC寄存器控制，并针对每一个时钟域增加一比特寄存器，该寄存器串在OCC寄存器之后，该寄存器输出与对应8比特并入串出寄存器的输出相与；若该寄存器输出为0，则不论8比特OCC寄存器的输出是任意值对应时钟域的时钟输出都不会有脉冲，只有该寄存器输出为1，时钟才受8比特OCC寄存器的输出控制。本专利技术能够在实现与Merge NCP法相同效果的同时，减少电路冗余，实现优化控制。
[0006]为实现上述目的，本专利技术提出的针对兼容时钟域OCC链的共享电路结构，包括：扫描数据输入端口和扫描数据输出端口，还包括：N个控制单元和一个8比特共享OCC链，所述控制单元包括时钟选择模块、脉冲控制模块、以及OCC链数据控制寄存器，且N≥2；
[0007]所述时钟选择模块，由两级二选一数据选择器Mux构成，每级Mux具有一个数据选择端口以及两个数据输入端口0和1，且第一级Mux输出连接到第二级Mux的输入端口1，第二
级Mux的输出端为时钟输出端；
[0008]所述脉冲控制模块，由一个8比特并入串出移位寄存器、一个与门和一个时钟门控构成，其中8比特并入串出移位寄存器的数据输入端连接到8比特共享OCC链的输出，8比特并入串出移位寄存器的输出和对应的OCC链数据控制寄存器输出经过与门相与之后输出到时钟门控的使能端EN上，时钟门控的输出连接到时钟选择模块第一级Mux的输入端口0；
[0009]所述8比特共享OCC链由8个寄存器串联在一起构成，且其后串联OCC链数据控制寄存器。
[0010]进一步，上述时钟选择模块，第一级Mux的信号选择端口接收的信号为扫描使能信号，输入端口0与脉冲控制模块中时钟门控的输出相连，输入端口1为移位时钟；第二级Mux的信号选择端口接收的信号为测试模式选择信号，其输入端口0为工作时钟。
[0011]进一步，上述脉冲控制模块的8比特并入串出移位寄存器和时钟门控的时钟端口均为工作时钟。
[0012]进一步，上述8比特共享OCC链和OCC链数据控制寄存器均由移位时钟驱动。
[0013]本专利技术提出的利用针对兼容时钟域OCC链的共享电路结构进行扫描捕获的方法，包括如下步骤：
[0014](1)由测试机台向待测芯片输入测试激励，控制单元的时钟选择模块中第一级Mux的信号选择端口接收扫描使能信号，第二级Mux的信号选择端口接收测试模式选择信号，拉高扫描模式选择信号以及扫描使能信号，进入扫描测试移位阶段；
[0015](2)在扫描测试移位阶段的最后8+N个移位周期中，通过移位时钟驱动串联在一起的8比特共享OCC链和OCC链数据控制寄存器，从扫描数据输入端口移入N位数据，即待捕获时钟域对应的比特位移入1，其余比特位移入0；并将移入的数据传输至OCC链数据有效控制寄存器中存储；
[0016](3)从扫描数据输入端口再移入8
’
b00000001，并将移入的数据传输至8比特共享OCC链存储；
[0017](4)拉低扫描使能信号，并停止移位时钟，然后进入捕获阶段：
[0018]驱动工作时钟，使8比特并入串出移位寄存器获得步骤(3)移入到8比特共享OCC链的数据，而后串行输出，仅步骤(2)移入1的OCC链数据有效控制寄存器对应的8比特并入串出移位寄存器的输出向后传播，在需要捕获的时钟域对应的时钟输出端口产生时钟；
[0019](5)判断是否已完成所有测试激励的扫描捕获过程，若没有，则返回执行步骤(2)；反之，拉高扫描使能，而后驱动移位时钟移出数据，结束扫描。
[0020]与现有技术相比本专利技术具有以下优点：
[0021]本专利技术使用同一组8比特OCC寄存器控制多个时钟在捕获阶段的脉冲，同时对应每个时钟域额外增加一个寄存器用于控制8比特OCC寄存器数据是否有效，在实现与Merge NCP法相同效果的同时，有效减少了电路冗余，优化了控制方法。
附图说明
[0022]图1为传统OCC电路结构的示意图；
[0023]图2为本专利技术中电路结构的示意图；
[0024]图3为本专利技术中捕获方法的实现流程图。
具体实施方式
[0025]为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图和具体实施例，对本专利技术进行进一步的详细说明。
[0026]实施例一：参照图2，本专利技术提出的针对兼容时钟域OCC链的共享电路，整体结构具体如下：
[0027]包括扫描数据输入和输出端口、移位时钟信号输入端口、测试模式选择输入端口、扫描使能输入端口，工作时钟信号输入端口以及时钟输出端口，除了这些常规的外部端口，还包括：N个控制单元和一个8比特共享OCC链，所述控制单元包括时钟选择模块、脉冲控制模块、以及OCC链数据控制寄存器，且N≥2；
[0028]所述时钟选择模块，由两级二选一数据选择器Mux构成，每级Mux具有一个数据选择端口以及两个数据输入端口0和1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种针对兼容时钟域OCC链的共享电路结构，包括扫描数据输入端口和扫描数据输出端口，其特征在于，还包括：N个控制单元和一个8比特共享OCC链，所述控制单元包括时钟选择模块、脉冲控制模块、以及OCC链数据控制寄存器，且N≥2；所述时钟选择模块，由两级二选一数据选择器Mux构成，每级Mux具有一个数据选择端口以及两个数据输入端口0和1，且第一级Mux输出连接到第二级Mux的输入端口1，第二级Mux的输出端为时钟输出端；所述脉冲控制模块，由一个8比特并入串出移位寄存器、一个与门和一个时钟门控构成，其中8比特并入串出移位寄存器的数据输入端连接到8比特共享OCC链的输出，8比特并入串出移位寄存器的输出和对应的OCC链数据控制寄存器输出经过与门相与之后输出到时钟门控的使能端EN上，时钟门控的输出连接到时钟选择模块第一级Mux的输入端口0；所述8比特共享OCC链由8个寄存器串联在一起构成，且其后串联OCC链数据控制寄存器。2.根据权利要求1所述的电路结构，其特征在于：所述时钟选择模块，第一级Mux的信号选择端口接收的信号为扫描使能信号，输入端口0与脉冲控制模块中时钟门控的输出相连，输入端口1为移位时钟；第二级Mux的信号选择端口接收的信号为测试模式选择信号，其输入端口0为工作时钟。3.根据权利要求1所述的电路结构，其特征在于：所述脉冲控制模块的8比特并入串出移位寄存器和时钟门控的时钟端口均为工作时钟。4.根据权利要求1所述的电路结构，其特征在于：所述8比特共享OCC链和OCC链数据控制寄存器均由移位时钟驱动。5.一种利用权利要求1所述针对兼容时钟域OCC链的共享电路结构的扫描捕获方法，其特征在于，包括如下步骤：(1)由测试机台向待测芯片输入测试激励，控制单元的时钟选择模块中第一级Mux的信号选择端口...

【专利技术属性】
技术研发人员：苏杰，戚萧镕，张孜鑫，陈子龙，施良，肖正懋，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：