一种屏蔽栅功率器件及其制备方法技术

本发明专利技术提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件包括：半导体层20；沟槽21，位于所属半导体层20内；屏蔽栅极23，位于所述沟槽21内，所述屏蔽栅极23的上表面低于所述沟槽21的顶面；栅极25，位于所述沟槽21内，且位于所述屏蔽栅极23的上方，与所述屏蔽栅极23具有间距；所述栅极25包括至少2个水平方向设置的子栅极251。本发明专利技术的屏蔽栅功率器件，通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251，减小了栅极25和屏蔽栅极23间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。损耗降低。损耗降低。

【技术实现步骤摘要】
一种屏蔽栅功率器件及其制备方法


[0001]本专利技术属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽功率器件及其制备方法。

技术介绍

[0002]在功率MOSFET器件中，由于屏蔽栅沟槽MOSFET比传统沟槽MOSFET具有更低的导通电阻、更快的开关速度等优点，受到越来越多的重视。为了提高器件的耐压能力以及降低器件的内阻，多种结构的屏蔽栅沟槽MOSFET相继出现，如图1所示，为上下结构的屏蔽栅沟槽MOSFET的沟槽结构的剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅导电层014、栅介质层015、层间介质层016以及源级接触孔017。
[0003]在公开号为CN115799307A的专利中，研发人员提出可以在栅导电层和屏蔽栅层之间制备空气腔体作为隔离层，由于空气具有由于空气具有很好的隔离耐压效果，且介电常数非常低，在确保器件的源漏间耐压的基础上，即可以显著提高器件的栅源间耐压，又可以大大降低栅源寄生电容Cgs，从而提高器件的开关速度，降低开关损耗。
[0004]但是在一些特殊的应用场景或为了降低成本考虑，屏蔽栅沟槽MOSFET结构中无法通过设置空气腔来解决这一问题，介电层整体包围栅屏蔽层，因此迫使研发人员需要从其他角度考虑降低栅源寄生电容Cgs。

技术实现思路

[0005]鉴于上述现有技术的不足，本专利技术的目的在于提供一种屏蔽栅功率器件及其制备方法，旨在解决现有技术中的屏蔽栅沟槽MOSFET由于在栅极和屏蔽栅极之间设置隔离介质层进行隔离，而导致的栅源之间产生寄生电容Cgs，从而大大影响了器件的开关性能的问题。
[0006]第一方面，本专利技术提供一种屏蔽栅功率器件，包括：半导体层；沟槽，位于所属半导体层内；屏蔽栅极，位于所述沟槽内，所述屏蔽栅极的上表面低于所述沟槽的顶面；栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方，与所述屏蔽栅极具有间距；所述栅极包括至少2个水平方向设置的子栅极。
[0007]本专利技术的屏蔽栅功率器件，通过将栅极的结构改成至少2个水平方向间隔设置子栅极，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
[0008]在其中一个实施例中，所述栅极包括2个子栅极。
[0009]在其中一个实施例中，所述子栅极均匀或不均匀布置。
[0010]在其中一个实施例中，所述子栅极在竖直方向的投影面积与所述屏蔽栅极在竖直的投影面积的交叠部分面积趋于0。
[0011]另一方面，本专利技术还提供了一种屏蔽栅功率器件的制备方法，包括：提供半导体层；
于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面低于所述沟槽的顶面；其特征在于，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极。
[0012]本专利技术的屏蔽栅功率器件的制备方法，通过将栅极的结构改成至少2个水平方向间隔设置子栅极，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。
[0013]在其中一个实施例中，于所述沟槽内形成屏蔽栅极之前还包括：于所述半导体层的上表面所述沟槽的侧壁及底部形成场氧化材料层；所述屏蔽栅极形成于所述场氧化材料层远离所述半导体层的表面；于所述沟槽内形成屏蔽栅极之后还包括：于所述屏蔽栅极上面填充场氧化材料层；去除位于所述半导体层的上表面的场氧化材料层，以得到场氧化层，所述场氧化层包覆所述屏蔽栅极并且于所述半导体层上表面平齐。
[0014]在其中一个实施例中，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极：去除所述场氧化层远离沟槽底部的部分材料以使得所述场氧化层高度低于所述半导体层上表面；于所述半导体层的上表面所述沟槽的侧壁及底部形成栅氧化层；于被去除部分材料的所述场氧化层上形成栅极，所述栅极的上表面低于所述沟槽的顶面；对所述栅极进行光刻和刻蚀，形成至少2个水平方向间隔设置的子栅极具体包括；于所述子栅极的间隔间填充场氧化材料层。
[0015]在其中一个实施例中，被去除部分材料的所述场氧化层仍然包覆所述屏蔽栅极。
[0016]在其中一个实施例中，于被去除部分材料的所述场氧化层上形成栅极具体包括：淀积形成栅极材料层，回刻所述栅极材料层以得到所述栅极。
附图说明
[0017]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为现有的一种屏蔽栅沟槽MOSFET的截面结构示意图；图2为本专利技术一实施例中屏蔽栅功率器件的结构示意图；图3为本专利技术一实施例中提供的屏蔽栅功率器件的制备方法的流程图；图4
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图11为本专利技术的一个实施例提供的经过屏蔽栅功率器件的制备方法步每一步骤后的结构示意图。
具体实施方式
[0019]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0020]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。
[0021]应当明白，当元件或层被称为
“ꢀ
在...上”、
“ꢀ
与...相邻”、
“ꢀ
连接到”或
“ꢀ
耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为
“ꢀ
直接在...上”、
“ꢀ
与...直接相邻”、
“ꢀ
直接 连接到”或
“ꢀ
直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率器件，包括：半导体层；沟槽，位于所属半导体层内；屏蔽栅极，位于所述沟槽内，所述屏蔽栅极的上表面低于所述沟槽的顶面；栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方，与所述屏蔽栅极具有间距；其特征在于，所述栅极包括至少2个水平方向间隔设置的子栅极。2.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述栅极包括2个所述子栅极。3.根据权利要1所述的屏蔽栅功率器件，其特征在于，所述子栅极均匀或不均匀布置。4.根据权利要1所述的屏蔽栅功率器件，其特征在于，所述子栅极在竖直方向的投影面积与所述屏蔽栅极在竖直的投影面积的交叠部分面积趋于0。5.一种屏蔽栅功率器件的制备方法，包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面低于所述沟槽的顶面；其特征在于，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极。6.根据权利要求5所述的屏蔽栅功率器件的制备方法，其特征在于，于所述沟槽内形成屏蔽栅极之前还包括：于所述半导体层的上表面所述沟槽的侧壁及底部形成场氧化材料层；所述屏蔽栅极形成于所述场氧化材料层远离...

【专利技术属性】
技术研发人员：高学，柴展，罗杰馨，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：