半导体装置制造方法及图纸

实施方式的半导体装置具有元件区域和将元件区域包围的外周区域，外周区域包含：半导体层，具有第1面和与第1面对置的第2面；第1环状导电体，相对于半导体层，设置于第1面侧，将元件区域包围；第2环状导电体，相对于半导体层，设置于第1面侧，将第1环状导电体包围；以及至少一个第1连接导电体，设置于第1环状导电体与第2环状导电体之间，与第1环状导电体及第2环状导电体连接。环状导电体连接。环状导电体连接。

【技术实现步骤摘要】
半导体装置
[0001]相关申请的交叉引用
[0002]本申请享有以日本专利申请2022－49039号(申请日：2022年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式主要涉及半导体装置。

技术介绍

[0004]在半导体芯片中，有时在将元件区域包围的外周区域设置将元件区域包围的芯片环(密封环)。芯片环是使用构成半导体芯片的接触层和布线层而形成的。通过设置芯片环，从而例如防止来自外界的水分和/或可动离子向元件区域的侵入，提高半导体芯片的可靠性。

技术实现思路

[0005]本专利技术提供可靠性提高的半导体装置。
[0006]本专利技术的一个方式的半导体装置具有：元件区域；以及外周区域，将所述元件区域包围，所述外周区域包含：半导体层，具有第1面和与所述第1面对置的第2面；第1环状导电体，相对于所述半导体层，设置于所述第1面侧，将所述元件区域包围；第2环状导电体，相对于所述半导体层，设置于所述第1面侧，将所述第1环状导电体包围；以及至少一个第1连接导电体，设置于所述第1环状导电体与所述第2环状导电体之间，与所述第1环状导电体及所述第2环状导电体连接。
附图说明
[0007]图1是第1实施方式的半导体装置的示意俯视图。
[0008]图2A、图2B是第1实施方式的半导体装置的放大示意剖视图。
[0009]图3是比较例的半导体装置的示意俯视图。
[0010]图4是比较例的半导体装置的课题的说明图。
[0011]图5是第1实施方式的半导体装置的作用及效果的说明图。
[0012]图6是第2实施方式的半导体装置的示意俯视图。
[0013]图7是第2实施方式的半导体装置的作用及效果的说明图。
[0014]图8是第2实施方式的变形例的半导体装置的示意俯视图。
具体实施方式
[0015]在本说明书中，对相同或类似的部件标注同一附图标记，有时省略重复的说明。
[0016]在本说明书中，为了表示部件等的位置关系，有时将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念不一定是表示与重力的朝向的
关系的用语。
[0017](第1实施方式)
[0018]第1实施方式的半导体装置是具有元件区域和将元件区域包围的外周区域的半导体装置，外周区域包含：半导体层，具有第1面和与第1面对置的第2面；第1环状导电体，相对于半导体层而设置于第1面侧，将元件区域包围；第2环状导电体，相对于半导体层，设置于第1面侧，将第1环状导电体包围；以及至少一个第1连接导电体，设置于第1环状导电体与第2环状导电体之间，与第1环状导电体及第2环状导电体连接。
[0019]图1是第1实施方式的半导体装置的示意俯视图。第1实施方式的半导体装置是半导体芯片100。半导体芯片100包含元件区域100a及外周区域100b。
[0020]在元件区域100a中，例如包含未图示的晶体管或二极管等半导体元件。在元件区域100a中，例如包含用于将半导体元件之间电连接的接触层、布线层。元件区域100a被外周区域100b包围。
[0021]外周区域100b将元件区域100a包围。在外周区域100b中，例如设置未图示的末端构造。末端构造具有使半导体芯片100的耐压提高的功能。
[0022]外周区域100b包含第1芯片环10(第1环状导电体)、第2芯片环20(第2环状导电体)及第1连接导电体25。
[0023]第1芯片环10将元件区域100a包围。第1芯片环10包含第1区域10a、第2区域10b、第3区域10c及第4区域10d。
[0024]第1区域10a及第2区域10b在第1方向上延伸。在第1区域10a与第2区域10b之间设置元件区域100a。
[0025]第3区域10c及第4区域10d在第2方向上延伸。第2方向与第1方向正交。在第3区域10c与第4区域10d之间设置元件区域100a。
[0026]第2芯片环20将元件区域100a包围。第2芯片环20将第1芯片环10包围。第2芯片环20包含第5区域20a、第6区域20b、第7区域20c及第8区域20d。
[0027]第5区域20a及第6区域20b在第1方向上延伸。在第5区域20a与第6区域20b之间设置元件区域100a。
[0028]第7区域20c及第8区域20d在第2方向上延伸。在第7区域20c与第8区域20d之间设置元件区域100a。
[0029]第5区域20a与第1区域10a相邻。第6区域20b与第2区域10b相邻。第7区域20c与第3区域10c相邻。第8区域20d与第4区域10d相邻。
[0030]第1连接导电体25设置于第1芯片环10与第2芯片环20之间。第1连接导电体25与第1芯片环10及第2芯片环20连接。
[0031]第1连接导电体25设置于第1区域10a与第5区域20a之间。第1连接导电体25设置于第2区域10b与第6区域20b之间。第1连接导电体25设置于第3区域10c与第7区域20c之间。第1连接导电体25设置于第4区域10d与第8区域20d之间。
[0032]图2A、图2B是第1实施方式的半导体装置的放大示意剖视图。图2A、图2B是外周区域100b的剖视图。
[0033]图2A是图1的AA
’
剖面。图2B是图1的BB
’
剖面。
[0034]外周区域100b包含半导体层50及层间绝缘层51(绝缘层)。半导体层50包含第1面
F1及第2面F2。第2面F2与第1面F1对置。
[0035]第1方向与第1面F1平行。第2方向与第1面F1平行。第3方向与第1面F1垂直。
[0036]半导体层50例如为单晶硅。
[0037]层间绝缘层51相对于半导体层50，设置于第1面F1侧。层间绝缘层51设置于半导体层50之上。层间绝缘层51设置于第1芯片环10与第2芯片环20之间。
[0038]层间绝缘层51例如具有未图示的多个绝缘层的层叠构造。层间绝缘层51例如为氧化物、氮氧化物或氮化物。层间绝缘层51例如包含氧化硅或氮化硅。
[0039]第1芯片环10相对于半导体层50，设置于第1面F1侧。第1芯片环10设置于半导体层50之上。第1芯片环10与半导体层50相接。第1芯片环10设置于层间绝缘层51之中。
[0040]第1芯片环10包含第1接触层11(第1层)、第1布线层12(第2层)、第2接触层13及第2布线层14。第1接触层11、第1布线层12、第2接触层13及第2布线层14依次在第3方向上层叠。
[0041]第1芯片环10为导电体。第1接触层11、第1布线层12、第2接触层13及第2布线层14为导电体。
[0042]例如，第1接触层11的化学组分与第1布线层12的化学组分不同。第1接触层11例如为钨(W)。另外，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，具有：元件区域；以及外周区域，将所述元件区域包围，所述外周区域包含：半导体层，具有第1面和与所述第1面对置的第2面；第1环状导电体，相对于所述半导体层，设置于所述第1面侧，将所述元件区域包围；第2环状导电体，相对于所述半导体层，设置于所述第1面侧，将所述第1环状导电体包围；以及至少一个第1连接导电体，设置于所述第1环状导电体与所述第2环状导电体之间，与所述第1环状导电体及所述第2环状导电体连接。2.如权利要求1所述的半导体装置，其中，所述第1环状导电体、所述第2环状导电体及所述至少一个第1连接导电体为同一材料。3.如权利要求1所述的半导体装置，其中，所述第1环状导电体与所述半导体层相接，所述第2环状导电体与所述半导体层相接，所述至少一个第1连接导电体与所述半导体层相接。4.如权利要求1所述的半导体装置，其中，所述第1环状导电体包含：第1区域，在与所述第1面平行的第1方向上延伸；第2区域，在所述第1方向上延伸，在所述第2区域与所述第1区域之间设置有所述元件区域；第3区域，与所述第1面平行，在与所述第1方向垂直的第2方向上延伸；以及第4区域，在所述第2方向上延伸，在所述第4区域与所述第3区域之间设置有所述元件区域，所述第2环状导电体包含与所述第1区域相邻的第5区域、与所述第2区域相邻的第6区域、与所述第3区域相邻的第7区域以及与所述第4区域相邻的第8区域，所述至少一个第1连接导电体设置于所述第1区域与所述第5区域之间、所述第2区域与所述第6区域之间、所述第3区域与所述第7区域之间及所述第4区域与所述第8区域之间。5.如权利要求1所述的半导体装置，其中，所述外周区域还包含：第3环状导电体，相对于所述半导体层而设置于所述第1...

【专利技术属性】
技术研发人员：小川幸大，石谷浩，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：