一种数字逻辑电路的路径信息存储方法、系统及存储介质技术方案

本申请公开了一种数字逻辑电路的路径信息存储方法、系统及存储介质，涉及数字逻辑电路技术领域，其包括将输入的数字逻辑电路转化成门级电路；获取数字逻辑电路中的关键路径初始点；基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中；判断是否迭代到寄存器的输入，若是，则将栈进行保存，若否则继续迭代；判断保存的栈是否为最长栈，若是最长栈则保留，若不是最长栈则删除继续迭代，其中最长栈即为关键路径。本申请具有减少数字逻辑电路关键路径选取过程中存储的占用空间效果。储的占用空间效果。储的占用空间效果。

【技术实现步骤摘要】
一种数字逻辑电路的路径信息存储方法、系统及存储介质


[0001]本申请涉及数字逻辑电路
，尤其是涉及一种数字逻辑电路的路径信息存储方法、系统及存储介质。

技术介绍

[0002]随着数字逻辑电路的不断发展，数字逻辑电路的规模也在不断扩大，用户在设计数字逻辑电路的过程中，可以通过软硬件结合的方式编译得到大规模的数字逻辑电路。
[0003]随着电子科学技术的不断发展，芯片制造等集成电路技术也在不断发展。其中，就出现了采用RTL(Regi ster Transfer Level，寄存器传输级)逻辑代码进行寄存器的逻辑设计。RTL是用于描述数字电路操作的抽象级。在RTL级，集成电路是由一组寄存器以及寄存器之间的逻辑操作构成。之所以如此，是因为绝大多数的电路可以被看成由寄存器来存储二进制数据、由寄存器之间的逻辑操作来完成数据的处理，数据处理的流程由时序状态机来控制，这些处理和控制可以用硬件描述语言来描述。基于此，在芯片设计中包括前端设计和后端设计。在前端设计中，逻辑综合负责将RTL代码映射至半导体制造厂商工艺技术库中的门级电路，进而形成门级网表。获取到完整的门级网表后，依据门级网表可以进行芯片后端设计，可见逻辑综合在芯片设计中发挥着承上启下作用。
[0004]相关技术中，一般采用展平式策略对RTL逻辑代码文件进行逻辑综合操作。也就是说，在对逻辑代码进行逻辑综合的过程中将芯片视为一个整体进行逻辑综合。但是，芯片中的数字逻辑电路元器件较多，对数字逻辑电路关键路径的选取过程中占用的存储空间较大，存在改进之处。r/>
技术实现思路

[0005]为了减少数字逻辑电路关键路径的选取过程中占用的存储空间，本申请提供一种数字逻辑电路的路径信息存储方法、系统及存储介质。
[0006]第一方面，本申请提供的一种数字逻辑电路的路径信息存储方法，采用如下的技术方案：
[0007]一种数字逻辑电路的路径信息存储方法，包括以下步骤：
[0008]将输入的数字逻辑电路转化成门级电路；
[0009]获取数字逻辑电路中的关键路径初始点；
[0010]基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中；
[0011]判断是否迭代到寄存器的输入，若是，则将栈进行保存，若否则继续迭代；
[0012]判断保存的栈是否为最长栈，若是最长栈则保留，若不是最长栈则删除继续迭代，其中最长栈即为关键路径。
[0013]通过采用上述的技术方案，将数字逻辑电路的关键路径和重要信息通过栈的方式存储，提高了信息存储的效率，且由于通过门级电路表达电路逻辑，降低了单一逻辑门的存
储占用率，只用布尔值表示节点信息，大大减少了存储电路逻辑占用的内存。
[0014]优选的，所述将输入的数字逻辑电路转化成门级电路的步骤，具体包括：
[0015]基于递归算法遍历输入的数字逻辑电路；
[0016]基于API算法将RTL级电路转换成门级电路，其中，所述门级电路即为只含有逻辑门的电路。
[0017]优选的，所述的获取数字逻辑电路中的关键路径初始点的步骤，具体包括：
[0018]获取数字逻辑电路中的寄存器；
[0019]将寄存器的输出作为起点创建关键路径的初始点。
[0020]优选的，所述的基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中的步骤，具体包括：
[0021]将门级电路输出进入迭代函数中，从寄存器的输出开始迭代逻辑门；
[0022]通过逻辑门的输出迭代下一个相邻逻辑门；
[0023]将迭代过的逻辑门转化成与非门节点；
[0024]基于BDD算法将与非门节点压入栈中。
[0025]优选的，所述的判断保存的栈是否为最长栈的步骤，具体包括：
[0026]将保存后的栈与已有参考栈的长度进行对比，若保存后的栈长度大于已有的参考栈，替换已有的参考栈；
[0027]判断是否迭代完成起始寄存器的所有输出，若是则结束，若否则重复迭代直至完成起始寄存器的所有输出。
[0028]优选的，所述最长栈配置为栈中元素最多，所述最长栈标记为关键路径。
[0029]第二方面，本申请提供的一种数字逻辑电路的路径信息存储系统，采用如下的技术方案：
[0030]一种数字逻辑电路的路径信息存储系统，包括：
[0031]转化模块，配置为用于将输入的数字逻辑电路转化成门级电路；
[0032]关键路径初始点确定模块，配置为用于获取数字逻辑电路中的关键路径初始点；
[0033]迭代模块，配置为基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中；
[0034]判断模块，配置为判断是否迭代到寄存器的输入，若是，则将栈进行保存，若否则继续迭代；
[0035]判断保存的栈是否为最长栈，若是最长栈则保留，若不是最长栈则删除继续迭代，其中最长栈即为关键路径。
[0036]第三方面，本申请提供一种计算机可读存储介质，采用如下的技术方案：
[0037]一种计算机可读存储介质，所述存储介质存储有至少一条指令、至少一段程序、代码集或指令集，所述至少一条指令、所述至少一段程序、所述代码集或指令集由所述处理器加载并执行以实现如上述的一种数字逻辑电路的路径信息存储方法。
[0038]综上所述，本申请包括以下至少一种有益技术效果：
[0039]1.将数字逻辑电路的关键路径和重要信息通过栈的方式存储，提高了信息存储的效率，且由于通过门级电路表达电路逻辑，降低了单一逻辑门的存储占用率，只用布尔值表示节点信息，大大减少了存储电路逻辑占用的内存。
附图说明
[0040]图1是本申请实施例主要体现一种数字逻辑电路的路径信息存储方法的方法流程图。
[0041]图2是步骤S1子步骤的流程示意图。
[0042]图3是步骤S2子步骤的流程示意图。
[0043]图4是步骤S3子步骤的流程示意图。
[0044]图5是步骤S5子步骤的流程示意图。
[0045]图6是本申请实施例主要体现一种数字逻辑电路的路径信息存储系统的框图。
[0046]附图标记说明：1、转化模块；2、关键路径初始点确定模块；3、迭代模块；4、判断模块。
具体实施方式
[0047]以下结合附图1
‑
6对本申请作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0048]在以下描述中，为了解释的目的，阐述了很多具体细节，以便提供对专利技术构思的彻底理解。作为本说明书的一部分，本公开的附图中的一些附图以框图形式表示结构和设备，以避免使所公开的原理复杂难懂。为了清晰起见，实际具体实施的并非所有特征都有必要进行描述。此外，本公开中所使用的语言已主要被选择用于可读性和指导性目的，并且可能没有被选择为划定或限定本专利技术的主题，从而诉诸于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字逻辑电路的路径信息存储方法，其特征在于，包括以下步骤：将输入的数字逻辑电路转化成门级电路；获取数字逻辑电路中的关键路径初始点；基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中；判断是否迭代到寄存器的输入，若是，则将栈进行保存，若否则继续迭代；判断保存的栈是否为最长栈，若是最长栈则保留，若不是最长栈则删除继续迭代，其中最长栈即为关键路径。2.根据权利要求1所述的一种数字逻辑电路的路径信息存储方法，其特征在于：所述将输入的数字逻辑电路转化成门级电路的步骤，具体包括：基于递归算法遍历输入的数字逻辑电路；基于API算法将RTL级电路转换成门级电路，其中，所述门级电路即为只含有逻辑门的电路。3.根据权利要求1所述的一种数字逻辑电路的路径信息存储方法，其特征在于：所述的获取数字逻辑电路中的关键路径初始点的步骤，具体包括：获取数字逻辑电路中的寄存器；将寄存器的输出作为起点创建关键路径的初始点。4.根据权利要求1所述的一种数字逻辑电路的路径信息存储方法，其特征在于：所述的基于迭代函数迭代所述门级电路中的逻辑门，并将迭代后的逻辑门转成BDD节点压入栈中的步骤，具体包括：将门级电路输出进入迭代函数中，从寄存器的输出开始迭代逻辑门；通过逻辑门的输出迭代下一个相邻逻辑门；将迭代过的逻辑门转化成与非门节点；基于BDD算法将与非门节点压入栈中。5....

【专利技术属性】
技术研发人员：赵然，
申请(专利权)人：赵然，
类型：发明
国别省市：