凹穴芯片封装结构及使用其的层叠封装结构制造技术

本发明专利技术揭示一种凹穴芯片封装结构，其包含一个第一芯片、一基板以及多个连接点。该第一芯片包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫。该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴，且该第一芯片是配置于该凹穴内。该些连接点设于该第一表面及该凹穴的底部中至少一者的表面，并与该多个第一焊垫电性相连。本发明专利技术还揭示一种使用该凹穴芯片封装结构的层叠封装结构。

【技术实现步骤摘要】

本专利技术是关于一种半导体芯片的封装结构，特别是关于一种凹穴芯片封装结构。
技术介绍
对于电子产品的移动性及高性能等功能需求，促进了多芯片模组化(Multichip Module)的封装技术的发展。多芯片模组化封装技术是将两个或两个以上的半导体芯片组 合在单一封装结构中，借由此多芯片封装成单一封装结构的技术，不仅可缩减原有集成电 路封装后的所占体积，并可因多芯片封装结构可减少芯片间连接线路的长度、降低信号延 迟、以及存取时间而提升电性功能。然而，传统的多芯片模组是设置于一平面基板，经打线及胶体封装后，形成一厚的 封装体。虽然多芯片模组的结构可将原本个别独立的芯片所需的体积加以减缩，可是堆叠 的多芯片仍因具有突出的厚度而使利用多芯片模组让体积缩小的成效受限，造成发展高性 能的移动电子装置的困扰。另，在前述的多芯片模组中，各芯片以金属线电性连接至平面基板的电路。然而， 位于多芯片模组靠近顶部处的芯片，由于其金属线路变长，因此容易影响其信号传递的品 质。鉴于上述的问题，有必要针对电子产品的移动性及高性能等功能需求开发能更进 一步缩小体积且不会造成信号传递不良的封装结构。
技术实现思路
本专利技术揭示一种凹穴芯片封装结构，利用该凹穴芯片封装结构可增加使用此结构 的电子产品的移动性及提高该电子产品的性能，且不会造成信号传递不良。本专利技术的凹穴芯片封装结构的第一实施例包含一个第一芯片、一基板以及多个连 接点。该第一芯片包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫。 该基板包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴， 且该第一芯片是配置于该凹穴内。该些连接点设于该第一表面及该凹穴的底部中至少一者 的表面，并与该多个第一焊垫电性相连。本专利技术的层叠封装结构的一实施例包含一具有前述第一实施例的凹穴芯片封装 结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的 基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料， 例如是锡球或凸块，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件 电性相连。本专利技术的凹穴芯片封装结构的第二实施例包含多个芯片、一基板以及多个连接 点。各该多个芯片包含一有源面、一背面和设于该有源面上的多个焊垫。基板包含一第一表 面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴及围绕于该凹穴的至少 一个阶梯表面，并该多个芯片是堆叠收容于该凹穴内。该些连接点设于该第一表面、该凹穴4的底部及该阶梯表面中至少一者的表面，其中芯片的该些焊垫与该些连接点是电性相连。本专利技术的层叠封装结构的一实施例包含一具有前述第二实施例的凹穴芯片封装 结构的第一封装元件及一第二封装元件。第一封装元件中另包含设于该第一封装元件内的 基板的第二表面上的多个第二焊垫及分别设于该多个第二焊垫上的多个第二金属导电料， 例如是锡球或凸块，而第二封装元件是固定于该多个第二金属导电料，并和第一封装元件 电性相连。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具 体实施方式作详细说明，其中图1显示本专利技术的第一实施例的打线接合的凹穴芯片封装结构的示意图；图2显示本专利技术的第二实施例的打线接合的凹穴芯片封装结构的示意图；图3显示本专利技术的第三实施例的利用打线接合的凹穴芯片封装结构的示意图；图4显示本专利技术的一实施例的倒装焊的凹穴芯片封装结构的示意图；图5和图6显示本专利技术的其他实施例的倒装焊的凹穴芯片封装结构的示意图；图7显示本专利技术的第一实施例的多芯片堆叠的凹穴芯片封装结构的示意图；图8显示本专利技术的第二实施例的多芯片堆叠的凹穴芯片封装结构的示意图；图9显示本专利技术的第三实施例的多芯片堆叠的凹穴芯片封装结构的示意图；图10显示本专利技术的第四实施例的多芯片堆叠的凹穴芯片封装结构的示意图；图11显示本专利技术第一实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图12显示本专利技术第二实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图13显示本专利技术第三实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图14显示本专利技术第四实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图15显示本专利技术第五实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图16显示本专利技术第六实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图17显示本专利技术第七实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；图18显示本专利技术第八实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图；及图19显示本专利技术第九实施例的具有凹穴芯片封装结构的层叠封装结构的示意 图。主要元件符号说明IOa至IOj凹穴芯片封装结构12第一芯片14Λ-Λ- ~· -H- LL 弟一心片15Λ-Λ- ~‘ -H- LL 弟二心片16粘胶层18a至18g基板20第一表面22第二表面24凹穴26a、26b、26c、26d 连接点27a焊锡材料28焊垫30金属导电料32底部34导线36a、36b 凸块38焊垫40a、40b阶梯表面42弟 心/T44凸块46,48 第二芯片50Λ-Λ- ~‘ -H- LL 弟二心片52第四芯片54粘胶层60a至60i 层叠封装结构62a至62i第一封装元件64第二封装元件66-H-* LL 心片68焊垫70金属导电料122、142、152、422、462、502 有源面124、144,444,504 背面126、146、156、426、466、486、506 f662有源面664焊垫具体实施例方式图1显示本专利技术的第一实施例的打线接合的凹穴芯片封装结构IOa的示意图。本 实施例揭示的凹穴芯片封装结构IOa包含一第一芯片12、一第二芯片14、一粘胶层16及一 基板18a。基板18a包含一第一表面20、一相对于该第一表面20的第二表面22及一凹穴 24，凹穴24设于该第一表面20上，其是用于配置封装芯片，借以使凹穴芯片封装结构IOa的高度降低，以达体积缩小的目的。第一表面20上另设置多个连接点26a和26b与焊垫28，焊垫28上可形成相对应的金属导电料30，例如是锡球或凸块。基板18a的第二表面22 上另可设有多个焊垫38。第一芯片12与第二芯片14分别包含一有源面(122和142)及一背面(124和 144)，该些有源面(122和142)上具有多个焊垫(126和146)。第一芯片12与第二芯片14 是以堆叠的方式设置于凹穴芯片封装结构IOa中，其中第一芯片12是贴设于该凹穴24的 底部32，接着粘胶层16设于该第一芯片12的有源面122上，然后第二芯片14设于粘胶层 16上。而凹穴芯片封装结构IOa的电性连接的方式是以第一芯片12的该些焊垫126和第 二芯片14的该些焊垫146相对应地与第一表面20上的该些连接点26a和26b电性相连。于本实施例中，凹穴24的深度d是依照不同设计而定，换言之，较佳的凹穴24的 深度d可使该些第一芯片12、第二芯片14与基板18a间有较佳的电性表现。为考量电性表 现，与第二芯片14的焊垫146相对应的连接点26b上可设置一凸块36a，该些凸块例如可是 结线凸块(stud bump)或者其他金属凸块。于另一实施例中本文档来自技高网...

【技术保护点】
一种凹穴芯片封装结构，包含：一个第一芯片，包含一第一有源面、一第一背面和设于该第一有源面上的多个第一焊垫；一基板，包含一第一表面及一相对于该第一表面的第二表面，其中该第一表面具有一凹穴，并该第一芯片是配置于该凹穴；以及多个连接点，设于该第一表面及该凹穴的底部中至少一者的表面；其中，该多个第一焊垫与该多个连接点是电性相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘安鸿，吴政庭，杜武昌，侯博凯，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]