电性通透连接及其形成方法技术

本发明专利技术公开了一种电性通透连接及其形成方法，该电性通透连接设置于一半导体装置上，该半导体装置具有一本体层以及一金属层，其中该金属层位于该本体层上，其包括一导电本体其贯穿该金属层以及该本体层，该导电本体的一端的形状可为矩形或是圆形，且其宽度或直径大于另一端的宽度或直径。

【技术实现步骤摘要】

本专利技术涉及一种电性通透连接，尤其涉及一种形成于基板贯穿通道(TSV)中的电 性通透连接。
技术介绍
随着电子形成技术的发展，越来越多的电子产品以可移植性、高功能性以及轻薄 短小为其发展目标，但这也表示电子产品所搭配的电子芯片的功能及其所包括的电路装置 将越来越多且越来越复杂而精密。然而在这样微型化的发展趋势下，尽管目前用于超大规 模集成电路(VLSI)形成的微影制程(lithographic process)已经来到了纳米(nano)级 的45nm、32nm的极限或甚至更小。但为了在有限的芯片面积下集成更大量的电子组件而形 成集成电路(Integrated Circuit)，促成了三维的芯片堆栈技术的蓬勃发展。请参照图1，其为现有三维芯片堆栈技术的示意图。在图1中，多片核心芯片101a、 IOlb IOln通过接触11及贯穿连接组件12而彼此电连接。各核心芯片IOlaUOlb IOln可再通过金属连接30而与电路芯片100电连接，以传输或接收控制信号等，而电路芯 片100再通过外部终端103而与其它外部电路电连接。在图1中的多片核心芯片101a、 IOlb IOln是经由接触11而垂直地堆栈，其中接触11是通过贯穿连接组件12而与各核 心芯片IOlaUOlb IOln电连接。以上为现有的三维芯片的堆栈架构，关于现有芯片堆栈 技术的信息可参阅美国专利申请案第US2007/0132085A1号。但令人遗憾的是，现今半导体工艺迈向微型化，前述的堆栈技术会造成以下的缺 失，随着临界尺寸(critical dimension)的缩小，接触11与贯穿连接组件12的尺寸也将 相应的收缩到非常微小的纳米级尺寸。此时，只要各核心芯片IOlaUOlb IOln彼此之间 的对准稍有偏移，或在芯片的形成过程中，贯穿连接组件12的位置稍有误差，或者在堆栈 的过程中，接触11的位置稍有错位等等状况，都将使得接触11无法准确地与贯穿连接组件 12电连接，导致堆栈后的三维芯片无法正常工作而成为瑕疵品。因此，申请人鉴于已知技术中所产生的缺失，经过悉心试验与研究，并一本锲而不 舍的精神，终构思出本案“”，能够克服上述缺点，以下为本案的 简要说明。
技术实现思路
鉴于已知技术中存在的缺失，本专利技术经过在半导体装置，如晶圆(wafer)、芯片 (chip)或晶粒(die)中形成多个上窄下宽的瓶状(bottle)的基板贯穿通道(through substrate via, TSV)结构，并在TSV中填入导电材料而形成电性通透连接(conductive through connection)。以芯片为例，当拟堆栈多片芯片时，各芯片之间即可通过形成于TSV 中的电性通透连接而彼此电连接以相互传递电子信号，由于本专利技术的电性通透连接其一端 的宽度或直径小于另一端的宽度或直径，因此各芯片在堆栈时可容忍较大的对准误差，从 而能够克服微型芯片在堆栈时需精密对准或难以精确对准的问题，特别是可克服纳米级芯片在堆栈时的精确对准的问题。值得注意的是，本专利技术提出的电性通透连接还可穿过焊垫 (bond pad)而设置。根据本专利技术的第一构想，提出一种形成电性通透连接的方法，用于在一半导体装 置上形成一电性通透连接，该半导体装置具有一组件层、一介电层及一金属层，其中该介电 层位于该组件层上及该金属层位于该介电层上，该方法包括步骤(a)于该半导体装置上 形成一第一沟槽，该第一沟槽自该金属层延伸入该组件层；(b)在该第一沟槽的下方形成 与该第一沟槽相连通的一第二沟槽，其中该第二沟槽的宽度或直径大于该第一沟槽的宽度 或直径；(c)在位于该组件层中的该第一沟槽及该第二沟槽的侧壁上形成一第二介电层； (d)填充一导电材料于该第一沟槽及该第二沟槽中；以及(e)去除该组件层的一部份以露 出该导电材料。较佳地，本专利技术所提供形成电性通透连接的方法，其中该步骤(a)和该步骤(b)之 间还包括下列步骤(al)于该第一沟槽的侧壁上形成一保护层。较佳地，本专利技术所提供形成电性通透连接的方法，其中该步骤(b)和该步骤(C)之 间还包括下列步骤(bl)去除该保护层。较佳地，本专利技术所提供形成电性通透连接的方法，其中该步骤(C)和该步骤(d)之 间还包括下列步骤(Cl)形成一晶种层于该第一沟槽及该第二介电层上。较佳地，本专利技术所提供形成电性通透连接的方法，其中该第二沟槽通过该保护层 蚀刻该第一沟槽的下方而形成。较佳地，本专利技术所提供形成电性通透连接的方法，其中该第一沟槽通过一非等向 性蚀刻而形成。较佳地，本专利技术所提供形成电性通透连接的方法，其中该第二沟槽通过一等向性 蚀刻而形成。较佳地，本专利技术所提供形成电性通透连接的方法，其中该组件层的该部份通过一 化学机械平坦化(CMP)制程而去除。较佳地，本专利技术所提供形成电性通透连接的方法，其中该导电材料通过一物理气 相沉积(PVD)制程或一化学气相沉积(CVD)制程而填充于该第一沟槽及该第二沟槽。较佳地，本专利技术所提供形成电性通透连接的方法，其中该导电材料为一钨(W)金 属、一多晶硅(poly-silicon)或一铜(Cu)金属材料。较佳地，本专利技术所提供形成电性通透连接的方法，其中该保护层为一氧化铝 (A1203)或一绝缘介电层(Si02、Si3N4或Si02/Si3N4的复合层)。较佳地，本专利技术所提供形成电性通透连接的方法，其中该晶种层(seedlayer)为 一氮化钽(TaN)层或一氮化钛(TiN)层。较佳地，本专利技术所提供形成电性通透连接的方法，其中该半导体装置为一晶圆、一 芯片或一晶粒。较佳地，本专利技术所提供形成电性通透连接的方法，其中该半导体装置中集成有一 逻辑电路、一记忆电路或一模拟电路。较佳地，本专利技术所提供形成电性通透连接的方法，其中该金属层为一焊垫或一金 属线路。根据本专利技术的第二构想，提出一种形成电性通透连接的方法，用于在一半导体装5置上形成一电性通透连接，该半导体装置具有一本体层以及一金属层，其中该金属层位于 该本体层上，该方法包括步骤(a)贯穿该半导体装置以及该金属层而形成一通道，该通道 的一端的宽度或直径大于另一端的宽度或直径；(b)于位于该本体层中的该通道的侧壁上 形成一第二介电层；以及(c)于该通道中填入一导电材料而于该通道中形成一电性通透连 接。根据本专利技术的第三构想，提出一种电性通透连接，其设置于一半导体装置上，该半 导体装置具有一本体层以及一金属层，其中该金属层位于该本体层上，其包括一导电本 体，贯穿该金属层以及该本体层，该导电本体的一端的宽度或直径大于另一端的宽度或直 径。根据本专利技术的第四构想，提出一种半导体装置，其具有一本体层以及一金属层，其 中该金属层位于该本体层上，其包括一电性通透连接，贯穿该金属层以及该本体层，该电 性通透连接的一端的宽度或直径大于另一端的宽度或直径。较佳地，本专利技术所提供的半导体装置为一晶圆、一芯片或一晶粒。附图说明图1为现有三维芯片堆栈技术的示意图；图2(a) (1)分别为本专利技术的电性通透连接的形成方法的第一实施例的示意 图；图3(a) (d)分别为本专利技术的电性通透连接的形成方法的第二实施例的示意 图；图4(a) (f)分别为本专利技术的电性通透连接的形成方法的第三实施例的示意 图；图5(a) (g)分别为本专利技术本文档来自技高网...

【技术保护点】
一种形成电性通透连接的方法，特征在于该方法用在一半导体装置上形成一电性通透连接，该半导体装置具有一组件层、一介电层及一金属层，该介电层位于该组件层上及该金属层位于该介电层上，该方法包括步骤：（ａ）于该半导体装置上形成一第一沟槽，该第一沟槽自该金属层延伸入该组件层；（ｂ）在该第一沟槽的下方形成与该第一沟槽相连通的一第二沟槽，其中该第二沟槽的宽度或直径大于该第一沟槽的宽度或直径；（ｃ）在位于该组件层中的该第一沟槽及该第二沟槽的侧壁上形成一第二介电层；（ｄ）填充一导电材料于该第一沟槽及该第二沟槽中；以及（ｅ）去除该组件层的一部份以露出该导电材料。

【技术特征摘要】

【专利技术属性】
技术研发人员：林瑄智，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]