输入/输出电路以及包括其的电子系统技术方案

本公开涉及输入/输出电路和包括其的电子系统。输入/输出电路包括：上拉驱动电路，包括耦接到焊盘的至少一个内部节点，上拉驱动电路被配置为将焊盘的电压上拉至Tx电源电压；以及下拉驱动电路，其被配置为将焊盘的电压下拉至接地电压。上拉驱动电路被配置为在Tx电源电压和焊盘的电压之间的电压差大于电源电压的电压电平时，基于固定电压将至少一个内部节点的电压电平设置为电源电压的电压电平。电压电平设置为电源电压的电压电平。电压电平设置为电源电压的电压电平。

【技术实现步骤摘要】
输入/输出电路以及包括其的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年3月22日提交至韩国知识产权局的韩国申请第10
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2022
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0035659号的优先权，其全部公开通过引用被整体合并于此。


[0003]本公开总体上涉及电子系统，更具体地涉及包括输入/输出电路的电子系统。

技术介绍

[0004]近来，为了减少功耗，电子系统被要求在低电源电压下操作，而为了高速操作，电子系统中所包括的电子器件被要求彼此传送/接收具有高电源电压的传输(Tx)信号。电子系统中所包括的每一个电子器件可以包括被配置为传送/接收信号的输入/输出电路。为了高速操作，输入/输出电路可以执行如下操作：基于具有低电源电压的内部信号生成被驱动至高电源电压的Tx信号，或者接收Tx信号并生成内部信号。

技术实现思路

[0005]在实施例中，输入/输出电路可以包括：上拉驱动电路，上拉驱动电路包括耦接到焊盘的至少一个内部节点，上拉驱动电路被配置为将焊盘的电压上拉至传输(Tx)电源电压；以及下拉驱动电路，下拉驱动电路被配置为将焊盘的电压下拉至接地电压。上拉驱动电路被配置为在Tx电源电压和焊盘的电压之间的电压差大于电源电压的电压电平时，基于固定电压将至少一个内部节点的电压电平设置为电源电压的电压电平。
[0006]在另一个实施例中，输入/输出电路可以包括：上拉驱动电路，其被配置为将焊盘的电压上拉至传输(Tx)电源电压；下拉驱动电路，其被配置为将焊盘的电压下拉至接地电压，以及固定电压生成电路，其被配置为基于上拉驱动电路是否上拉焊盘的电压或下拉驱动电路是否下拉焊盘的电压以及基于焊盘的电压电平来生成固定电压。上拉驱动电路可以包括一个或多个内部节点，每个内部节点具有由固定电压设置的电压电平。
[0007]在另一个实施例中，电子系统可以包括：第一电子器件，第一电子器件包括被配置为通过第一焊盘传送/接收Tx信号的第一输入/输出电路；以及第二电子器件，该第二电子器件包括被配置为通过第二焊盘传送/接收Tx信号的第二输入/输出电路。第一输入/输出电路可以包括：上拉驱动电路，其包括耦接到第一焊盘的至少一个内部节点，上拉驱动电路被配置为将第一焊盘的电压上拉至Tx电源电压；以及下拉驱动电路，下拉驱动电路被配置为将第一焊盘的电压下拉至接地电压，以及上拉驱动电路被配置为在Tx电源电压和第一焊盘的电压之间的电压差大于电源电压的电压电平时，基于固定电压将至少一个内部节点的电压电平设置为电源电压的电压电平。
附图说明
[0008]图1是示出根据实施例的输入/输出电路的配置的框图。
[0009]图2是示出根据实施例的ESD(静电放电)保护电路的电路图。
[0010]图3是示出根据实施例的上拉驱动电路的电路图。
[0011]图4是示出根据实施例的下拉驱动电路的电路图。
[0012]图5是用于描述根据实施例的读取焊盘电压生成电路的操作的表。
[0013]图6是示出根据实施例的固定电压生成电路的电路图。
[0014]图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27以及图28是描述根据实施例的输入/输出电路的操作的电路图。
[0015]图29是示出根据实施例的电子系统的配置的框图。
具体实施方式
[0016]在以下实施例的描述中，术语“预设”表示当在处理或算法中使用参数时，之前决定了该参数的值。根据实施例，可以在处理或算法开始时或者在执行处理或算法时设置参数的值。
[0017]用于在各个部件之间进行区分的、诸如“第一”和“第二”的术语并不被部件所限制。例如，第一组件可以被称为第二组件，反之亦然。
[0018]当一个部件被称为“耦接”或“连接”到另一个部件时，应当理解，部件可以彼此直接耦接或连接，或者通过插置于其间的另一个部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一个部件时，应当理解，部件彼此直接耦接或连接而没有另一个部件插置于其间。
[0019]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一个实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且根据实施例，可以将具有逻辑低电平的信号设置为具有逻辑高电平。
[0020]“逻辑位组”可指示包含在信号中的比特位的逻辑电平的组合。当包含在信号中的比特位的逻辑电平改变时，可以不同地设置信号的逻辑位组。例如，当信号中包含两个比特位时，在包含在信号中的两个比特位的逻辑电平是“逻辑低电平、逻辑低电平”的情况下，信号的逻辑位组可以被设置为第一逻辑位组，而在包含在信号中的两个比特位的逻辑电平是“逻辑低电平、逻辑高电平”的情况下，信号的逻辑位组可以被设置为第二逻辑位组。
[0021]在下文中，将通过实施例更详细地描述本公开的教导。实施例仅被用来对本公开的教导进行例示，并且本公开的保护范围不被实施例所限制。
[0022]图1是示出根据实施例的输入/输出电路10的配置的框图。如图1所示，输入/输出电路10可以包括焊盘100、ESD(静电放电)保护电路(ESD PRT)101、上拉驱动电路(PU DRV)103、下拉驱动电路(PD DRV)105、读取焊盘电压生成电路(VPRD GEN)107以及固定电压生成电路(VFIX GEN)109。
[0023]ESD保护电路101可以耦接到焊盘100，并且当焊盘100中发生ESD浪涌时，为了保护内部元件，ESD保护电路101可以对焊盘100进行放电。
[0024]上拉驱动电路103可以耦接到焊盘100、ESD保护电路101以及固定电压生成电路109。当输入/输出电路10基于内部信号(图29的ISIG1或ISIG2)作为发送器进行操作以驱动传输(Tx)信号(图29的TSIG)时，上拉驱动电路103可以对焊盘100(图29的第一焊盘213或第二焊盘233)的电压VPAD进行上拉。为了在ESD保护电路101驱动之前防止或缓解损坏，上拉驱动电路103可以包括串联耦接PMOS晶体管(图3的111_1至111_3以及113_1至113_3)，该晶体管被施加不同的反向偏压(图3的VFA、VFB以及VFC)。上拉驱动电路103可以从固定电压生成电路109接收固定电压VFIX。上拉驱动电路103可以基于固定电压VFIX设置与PMOS晶体管111_1至111_3以及113_1至113_3耦接的内部节点(图3的nd101、nd103、nd105以及nd107)的电压电平。当Tx电源本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输入/输出电路，包括：上拉驱动电路，所述上拉驱动电路包括耦接到焊盘的至少一个内部节点，所述上拉驱动电路将所述焊盘的电压上拉至传输Tx电源电压；以及下拉驱动电路，其将所述焊盘的电压下拉至接地电压，其中，所述上拉驱动电路：在所述Tx电源电压和所述焊盘的电压之间的电压差大于电源电压的电压电平时，基于固定电压将所述至少一个内部节点的电压电平设置为所述电源电压的电压电平。2.根据权利要求1所述的输入/输出电路，其中，所述上拉驱动电路包括多个金属氧化物半导体MOS晶体管，以及所述至少一个内部节点耦接到所述多个MOS晶体管。3.根据权利要求2所述的输入/输出电路，其中，当所述至少一个内部节点中的每一个被驱动为所述电源电压时，所述多个MOS晶体管的相应的端子之间的电压差被设置为等于或小于所述电源电压的电压电平。4.根据权利要求1所述的输入/输出电路，其中，当所述Tx电源电压和所述焊盘的电压之间的所述电压差等于或小于所述电源电压的电压电平时，所述上拉驱动电路基于所述固定电压将所述至少一个内部节点的所述电压电平设置为与所述焊盘的电压相同的电压电平，或者将所述至少一个内部节点的所述电压电平设置为浮动状态。5.根据权利要求1所述的输入/输出电路，其中，所述上拉驱动电路包括第一上拉驱动电路以及第二上拉驱动电路，其中，与所述第二上拉驱动电路的驱动能力相比，所述第一上拉驱动电路的驱动能力被设置为较大的驱动能力。6.根据权利要求5所述的输入/输出电路，其中，所述第一上拉驱动电路包括在所述Tx电源电压和所述焊盘之间串联耦接的第一多个MOS晶体管。7.根据权利要求6所述的输入/输出电路，其中，所述第一多个MOS晶体管包括第一MOS晶体管和第二MOS晶体管，来自所述至少一个内部节点的内部节点位于所述第一MOS晶体管和所述第二MOS晶体管之间，以及来自所述至少一个内部节点的所述内部节点的电压电平根据所述固定电压而被设置。8.根据权利要求7所述的输入/输出电路，其中，所述第一MOS晶体管和所述第二MOS晶体管分别被形成在不同的n
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阱中，以及对所述第一MOS晶体管和所述第二MOS晶体管分别施加不同的反向偏压。9.根据权利要求6所述的输入/输出电路，其中，所述第一多个MOS晶体管包括第一MOS晶体管、第二MOS晶体管以及第三MOS晶体管，所述至少一个内部节点包括第一内部节点和第二内部节点，所述第一内部节点耦接在所述第一MOS晶体管和所述第二MOS晶体管之间，所述第二内部节点耦接在所述第二MOS晶体管和所述第三MOS晶体管之间，所述固定电压包括第一固定电压和第二固定电压，所述第一内部节点的电压电平根据所述第一固定电压而被设置，以及
所述第二内部节点的电压电平根据所述第二固定电压而被设置。10.根据权利要求9所述的输入/输出电路，其中，所述第一MOS晶体管、所述第二MOS晶体管以及所述第三MOS晶体管分别被形成在不同的n
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阱中，以及对所述第一MOS晶体管、所述第二MOS晶体管以及所述第三MOS晶体管分别施加不同的反向偏压。11.根据权利要求1所述的输入/输出电路，还包括静电放电ESD保护电路，所述ESD保护电路在所述焊盘中发生ESD浪涌时将所述焊盘放电。12.根据权利要求1所述的输入/输出电路，还包括固定电压生成电路，所述固定电压生成电路基于所述上拉驱动电路是否对所述焊盘的电压进行上拉或所述下拉驱动电路是否对所述焊盘的电压进行下拉以及基于所述焊盘的电压电平来生成所述固定电压。13.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路在所述Tx电源电压被设置为大于所述电源电压的电压电平以及所述焊盘的电压电平等于所述接地电压时生成被驱动至所述电源电压的所述固定电压。14.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路在所述Tx电源电压被设置为大于所述电源电压的电压电平以及所述焊盘的电压电平等于所述Tx电源电压时生成所述固定电压，所述固定电压被设置为与所述焊盘的电压相同的电压电平。15.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路在所述Tx电源电压被设置为与所述电源电压相同的电压电平以及所述焊盘的电压电平等于所述接地电压时将所述固定电压设置为处于浮动状态。16.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路在所述Tx电源电压被设置为与所述电源电压相同的电压电平以及所述焊盘的电压电平等于所述Tx电源电压时生成所述固定电压，所述固定电压被设置为与所述焊盘的电压相同的电压电平。17.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路在所述焊盘的电压电平处于高阻抗状态时将所述固定电压设置为处于浮动状态。18.根据权利要求12所述的输入/输出电路，其中，所述固定电压生成电路基于输出使能信号、输入使能信号、低驱动能力信号以及读取焊盘电压来生成所述固定电压。19.根据权利要求18所述的输入/输出电路，其中，所述上拉驱动电路包括第一上拉驱动电路和第二上拉驱动电路，与所述第二上拉驱动电路的驱动能力相比，所述第一上拉驱动电路的驱动能力被设置为较大的驱动能力，以及所述固定电压生成电路：基于所述输出使能信号激活驱动使能信号，所述输出使能信号在所述第一上拉驱动电路对所...

【专利技术属性】
技术研发人员：金奎男，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：