半导体装置以及半导体电路制造方法及图纸

实施方式提供能够减少开关损失的半导体装置以及半导体电路。实施方式的半导体装置具备：第一沟槽；第一栅极电极，被设于第一沟槽之中；第二沟槽；第二栅极电极，被设于第二沟槽之中；第三沟槽；第三栅极电极，被设于第三沟槽之中；第一电极焊盘，与第一栅极电极电连接；第二电极焊盘，与第二栅极电极电连接；以及第三电极焊盘，与第三栅极电极电连接，其特征在于，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第一沟槽相接且与第一栅极电极对置的导电型半导体区域的厚度薄，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第二沟槽相接且与第二栅极电极对置的导电型半导体区域的厚度薄。栅极电极对置的导电型半导体区域的厚度薄。栅极电极对置的导电型半导体区域的厚度薄。

【技术实现步骤摘要】
半导体装置以及半导体电路
[0001]关联申请
[0002]本申请以日本专利申请2022
‑
44755号(申请日：2022年3月19日)为基础申请而主张优先权。本申请通过参照该基础申请而引用基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体装置以及半导体电路。

技术介绍

[0004]作为电力用的半导体装置的一个例子，有绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)。IGBT例如在集电极电极上设有p型的集电极区域、n型的漂移区域、p型的基极区域。而且，在贯通p型的基极区域、且达到n型的漂移区域的沟槽内将栅极绝缘膜夹在中间而设有栅极电极。此外，在与p型的基极区域表面的沟槽邻接的区域设有与发射极电极连接的n型的发射极区域。
[0005]就IGBT而言，期待减少开关损失。

技术实现思路

[0006]本专利技术提供能够减少开关损失的半导体装置以及半导体电路。
[0007]实施方式的半导体装置具备：半导体层，具有第一面和与所述第一面对置的第二面；第一导电型的第一半导体区域，被设于所述半导体层之中；第二导电型的第二半导体区域，被设于所述半导体层之中，且被设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，被设于所述半导体层之中，且被设于所述第二半导体区域与所述第一面之间；第二导电型的第四半导体区域，被设于所述半导体层之中，且被设于所述第三半导体区域与所述第一面之间；第一沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第一栅极电极，被设于所述第一沟槽之中；第一栅极绝缘膜，被设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间以及所述第一栅极电极与所述第四半导体区域之间；第二沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第二栅极电极，被设于所述第二沟槽之中；第二栅极绝缘膜，被设于所述第二栅极电极与所述第二半导体区域之间、所述第二栅极电极与所述第三半导体区域之间以及所述第二栅极电极与所述第四半导体区域之间；至少一个第三沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第三栅极电极，被设于所述至少一个第三沟槽之中；第三栅极绝缘膜，被设于所述第三栅极电极与所述第二半导体区域之间，所述第三栅极电极与所述第三半导体区域之间以及所述第三栅极电极与所述第四半导体区域之间；第一电极，相对于所述半导体层被设于所述第一面侧，且与所述第四半导体区域相接；第二电极，相对于所述半导体层被设于所述第二面侧，且与所述第一半导体区域相
接；第一电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第一栅极电极电连接；第二电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第二栅极电极电连接；以及第三电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第三栅极电极电连接，所述第三半导体区域包含与所述第一沟槽相接的第一部分、与所述第二沟槽相接的第二部分、以及与所述至少一个第三沟槽相接的第三部分，所述第三部分的从所述第一面朝向所述第二面的方向的厚度比所述第一部分的所述方向的厚度薄，所述第三部分的从所述第一面朝向所述第二面的方向的厚度比所述第二部分的所述方向的厚度薄。
附图说明
[0008]图1是第一实施方式的半导体电路的示意图。
[0009]图2是第一实施方式的半导体装置的局部的示意剖面图。
[0010]图3是第一实施方式的半导体装置的局部的示意俯视图。
[0011]图4是第一实施方式的半导体装置的局部的示意剖面图。
[0012]图5是第一实施方式的半导体装置的局部的放大示意剖面图。
[0013]图6是第一实施方式的半导体装置的驱动方法的说明图。
[0014]图7是第一实施方式的变形例的半导体装置的局部的放大示意剖面图。
[0015]图8是第二实施方式的半导体装置的局部的示意剖面图。
[0016]图9是第二实施方式的半导体装置的局部的放大示意剖面图。
[0017]图10是第三实施方式的半导体装置的局部的示意剖面图。
[0018]图11是第三实施方式的半导体装置的局部的放大示意剖面图。
[0019]图12是第四实施方式的半导体装置的局部的示意剖面图。
[0020]图13是第四实施方式的半导体装置的局部的放大示意剖面图。
[0021]图14是第五实施方式的半导体装置的局部的示意剖面图。
[0022]图15是第五实施方式的半导体装置的局部的示意俯视图。
[0023]图16是第五实施方式的半导体装置的局部的示意剖面图。
具体实施方式
[0024]以下，一边参照附图，一边对本专利技术的实施方式进行说明。另外，在以下的说明中，对于相同或者类似的部件等标注相同的附图标记，对于说明过一次的部件等适当省略其说明。
[0025]在本说明书中，在有n
+
型、n型、n
‑
型这样的表述的情况下，是指n型杂质浓度以n
+
型、n型、n
‑
型的顺序降低。此外，在有p
+
型、p型、p
‑
型的表述的情况下，是指p型杂质浓度以p
+
型、p型、p
‑
型的顺序降低。有将n
+
型、n型、n
‑
型汇总而仅记载为n型的情况。此外，有将p
+
型、p型、p
‑
型汇总而仅记载为p型的情况。
[0026]在本说明书中，n型杂质浓度不是表示实际的n型杂质浓度，而是表示补偿后的有效的n型杂质浓度。同样，p型杂质浓度不是表示实际的p型杂质浓度，而是表示补偿后的有效的p型杂质浓度。例如在实际的n型杂质浓度比实际的p型杂质浓度大的情况下，将从实际的n型杂质浓度减去p型杂质浓度而得到的浓度设为n型杂质浓度。对于p型杂质浓度也相同。
[0027]在本说明书中，半导体区域的杂质浓度的分布以及绝对值例如能够使用二次离子质谱分析法(Secondary Ion Mass Spectrometry：SIMS)来测定。此外，两个半导体区域的杂质浓度的相对大小关系例如能够使用扫描式静电电容显微镜法(Scanning Capacitance Microscopy：SCM)来判定。此外，杂质浓度的分布以及绝对值例如能够使用扩展电阻测定法(Spreading Resistance Analysis：SRA)来测定。在SCM以及SRA中，求出半导体区域的载流子浓度的相对大小关系绝对值。通过假定杂质的活化率，能够从SCM以及SRA的测定结果求出两个半导体区域的杂质浓度之间的相对大小关系、杂质浓度的分布以及杂质浓度的绝对值。
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【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，具备：半导体层，具有第一面和与所述第一面对置的第二面；第一导电型的第一半导体区域，被设于所述半导体层之中；第二导电型的第二半导体区域，被设于所述半导体层之中，且被设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，被设于所述半导体层之中，且被设于所述第二半导体区域与所述第一面之间；第二导电型的第四半导体区域，被设于所述半导体层之中，且被设于所述第三半导体区域与所述第一面之间；第一沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第一栅极电极，被设于所述第一沟槽之中；第一栅极绝缘膜，被设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间以及所述第一栅极电极与所述第四半导体区域之间；第二沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第二栅极电极，被设于所述第二沟槽之中；第二栅极绝缘膜，被设于所述第二栅极电极与所述第二半导体区域之间、所述第二栅极电极与所述第三半导体区域之间以及所述第二栅极电极与所述第四半导体区域之间；至少一个第三沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第三栅极电极，被设于所述至少一个第三沟槽之中；第三栅极绝缘膜，被设于所述第三栅极电极与所述第二半导体区域之间、所述第三栅极电极与所述第三半导体区域之间以及所述第三栅极电极与所述第四半导体区域之间；第一电极，相对于所述半导体层被设于所述第一面侧，且与所述第四半导体区域相接；第二电极，相对于所述半导体层被设于所述第二面侧，且与所述第一半导体区域相接；第一电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第一栅极电极电连接；第二电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第二栅极电极电连接；以及第三电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第三栅极电极电连接，所述第三半导体区域包含与所述第一沟槽相接的第一部分、与所述第二沟槽相接的第二部分、以及与所述至少一个第三沟槽相接的第三部分，所述第三部分的从所述第一面朝向所述第二面的方向的厚度比所述第一部分的所述方向的厚度薄，所述第三部分的从所述第一面朝向所述第二面的方向的厚度比所述第二部分的所述方向的厚度薄。2.根据权利要求1所述的半导体装置，其特征在于，
还具备第二导电型的第五半导体区域，被设于所述半导体层之中，且被设于所述第二半导体区域与所述第三半导体区域之间，第二导电型杂质浓度比所述第二半导体区域的第二导电型杂质浓度高，所述第五半导体区域包含：第四部分，与所述第一沟槽相接且被设于所述第二半导体区域与所述第一部分之间；第五部分，与所述第二沟槽相接且被设于所述第二半导体区域与所述第二部分之间；以及第六部分，与所述至少一个第三沟槽相接且被设于所述第二半导体区域与所述第三部分之间，所述第六部分的从所述第一面朝向所述第二面的方向的厚度比所述第四部分的所述方向的厚度厚，所述第六部分的从所述第一面朝向所述第二面的方向的厚度比所述第五部分的所述方向的厚度厚。3.根据权利要求1所述的半导体装置，其特征在于，还具备第二导电型的第五半导体区域，被设于所述半导体层之中，且被设于所述第二半导体区域与所述第三半导体区域之间，第二导电型杂质浓度比所述第二半导体区域的第二导电型杂质浓度高，所述第五半导体区域包含：第四部分，与所述第一沟槽相接且被设于所述第二半导体区域与所述第一部分之间；第五部分，与所述第二沟槽相接且被设于所述第二半导体区域与所述第二部分之间；以及第六部分，与所述至少一个第三沟槽相接且被设于所述第二半导体区域与所述第三部分之间，所述第六部分的第二导电型杂质浓度比所述第四部分的第二导电型杂质浓度高，所述第六部分的第二导电型杂质浓度比所述第五部分的第二导电型杂质浓度高。4.根据权利要求1所述的半导体装置，其特征在于，所述至少一个第三沟槽包含相邻的一对第三沟槽，所述第三部分位于所述一对第三沟槽之间。5.根据权利要求1所述的半导体装置，其特征在于，所述第三部分的从所述第一面朝向所述第二面的方向的厚度是所述第一部分的所述方向的厚度的70％以下，所述第三部分的从所述第一面朝向所述第二面的方向的厚度是所述第二部分的所述方向的厚度的70％以下。6.一种半导体装置，其特征在于，具备：半导体层，具有第一面和与所述第一面对置的第二面；第一导电型的第一半导体区域，被设于所述半导体层之中；第二导电型的第二半导体区域，被设于所述半导体层之中，且被设于所述第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，被设于所述半导体层之中，且被设于所述第二半导体区域与所述第一面之间；第二导电型的第四半导体区域，被设于所述半导体层之中，且被设于所述第三半导体区域与所述第一面之间；第一沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述
第三半导体区域以及所述第四半导体区域相接；第一栅极电极，被设于所述第一沟槽之中；第一栅极绝缘膜，被设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间以及所述第一栅极电极与所述第四半导体区域之间；第二沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第二栅极电极，被设于所述第二沟槽之中；第二栅极绝缘膜，被设于所述第二栅极电极与所述第二半导体区域之间、所述第二栅极电极与所述第三半导体区域之间以及所述第二栅极电极与所述第四半导体区域之间；至少一个第三沟槽，被设于所述半导体层之中的所述第一面侧，且与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接；第三栅极电极，被设于所述至少一个第三沟槽之中；第三栅极绝缘膜，被设于所述第三栅极电极与所述第二半导体区域之间、所述第三栅极电极与所述第三半导体区域之间以及所述第三栅极电极与所述第四半导体区域之间；第一电极，相对于所述半导体层被设于所述第一面侧，且与所述第四半导体区域相接；第二电极，相对于所述半导体层被设于所述第二面侧，且与所述第一半导体区域相接；第一电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第一栅极电极电连接；第二电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第二栅极电极电连接；以及第三电极焊盘，相对于所述半导体层被设于所述第一面侧，且与所述第三栅极电极电连接，所述第三半导体区域包含与所述第一沟槽相接的第一部分、与所述第二沟槽相接的第二部分、以及与所述至少一个第三沟槽相接的第三部分，所述第三部分的第一导电型杂质浓度比所述第一部分的第一导电型杂质浓度低，所述第三部分的第一导电型杂质浓度...

【专利技术属性】
技术研发人员：岩鍜治阳子，末代知子，下条亮平，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：