一种SDRAM确定性延时方法和系统技术方案

本申请公开了一种SDRAM确定性延时方法和系统，解决了基于SDRAM的DRFM系统延时准确性低的问题。确定性延时方法，包含步骤：响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。本申请通过FPGA内部BRAM对由于输入及输出缓存数据深度变化引起的延时漂移进行补偿修正，最终实现基于双SDRAM乒乓读写的DRFM系统的确定性延时。读写的DRFM系统的确定性延时。读写的DRFM系统的确定性延时。

【技术实现步骤摘要】
一种SDRAM确定性延时方法和系统


[0001]本申请涉及微波信号存储转发
，尤其涉及一种基于SDRAM的确定性延时方法和系统。

技术介绍

[0002]数字射频存储系统(DRFM)是一种微波信号存储转发系统，用于完成射频信号的采样、存储、调制及转发等功能，实现雷达目标的距离、速度、RCS等特征模拟。DRFM系统能够适应多变、快变和复杂信号环境，使目标回波/干扰信号与雷达之间保持相参性，能够产生逼真的复杂电磁环境。因此，DRFM系统已经广泛应用于电子对抗、半实物仿真系统中，成为现代战争中不可或缺的一部分。
[0003]在DRFM系统中，信号的存储转发是指将接收到的雷达信号的存储起来，根据需要延迟一定的时间读出存储信号并进行调制，最后通过数模转换器将信号输出，用于雷达目标距离的模拟。针对延时转发处理，数据的存储带宽和容量是系统的关键指标。SDRAM具备读写带宽高、存储容量大的优点，且可通过多片拼接的方式实现带宽和容量的扩展，被广泛应用于DRFM系统中。由于SDRAM的数据和地址接口读写共用，单片无法同时进行读写操作，通常采用两组SDRAM进行乒乓读写，以保证数据读写的连续性。然而，由于SDRAM的读写操作复杂，一次读写需要进行预充电、选行列等一系列操作，使得读写动作执行的时刻具有不确定性，导致了基于SDRAM的DRFM系统在延时更新时实际存储转发时间的漂移，降低了DRFM系统的延时准确性。因此，需要一种确定性延时方法，来满足基于SDRAM的DRFM系统对延时准确性的需求。

技术实现思路

[0004]本申请实施例提供一种SDRAM确定性延时方法和系统，解决了基于SDRAM的DRFM系统延时准确性低的问题。
[0005]本申请实施例提供一种SDRAM确定性延时方法，包含步骤：
[0006]响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；
[0007]判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；
[0008]对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。
[0009]进一步地，两个SDRAM的乒乓操作的具体流程，还包含步骤：
[0010]判断处于写状态的第一SDRAM的写地址与延时量的关系；
[0011]响应于第一SDRAM的写地址不小于延时量，第一SDRAM准备进入读状态，第二SDRAM准备进入写状态，或响应于第一SDRAM的写地址小于延时量，第一SDRAM准备继续写状态，第二SDRAM准备进入读状态；
[0012]根据当前延时量更新两片SDRAM的状态和地址。
[0013]优选地，采用FPGA内部BRAM对延时漂移进行补偿修正。
[0014]优选地，在输入数据流缓存和输出数据流缓存中设置缓存数据长度监测。
[0015]进一步地，响应于延时量更新，重新判断处于写状态的SDRAM的写地址与延时量的关系。
[0016]进一步地，响应于延时输出关闭，两片SDRAM交替存储输入数据流。
[0017]进一步地，对输出数据流缓存进行复位清空。
[0018]本申请实施例还提供一种SDRAM确定性延时系统，用于实现上述实施例所述确定性延时方法，包含输入数据流缓存、乒乓读写引擎、输出数据流缓存和延时补偿存储。输入数据流经输入数据流缓存进入乒乓读写引擎、输出数据流缓存和延时补偿存储。所述输入数据流缓存，用于输入数据流与乒乓读写引擎之间数据带宽的匹配和跨时钟域处理。所述乒乓读写引擎，用于完成乒乓操作及数据流管理。所述输出数据流缓存，用于乒乓读写引擎与输出数据流之间数据带宽的匹配和跨时钟域处理。所述延时补偿存储，用于补偿修正延时更新时由于输入及输出缓存数据深度变化引入的延时漂移，并发送输出数据流。
[0019]进一步地，所述乒乓读写引擎，包含主控状态机、SDRAM写驱动和SDRAM读驱动。所述主控状态机，用于SDRAM的读写方向控制、地址管理和数据调度。所述SDRAM写驱动，用于SDRAM写操作的底层实现。所述SDRAM读驱动，用于SDRAM读操作的底层实现。
[0020]本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述任一实施例所述的方法。
[0021]本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：
[0022]本申请通过FPGA内部BRAM对由于输入及输出缓存数据深度变化引起的延时漂移进行补偿修正，最终实现基于双SDRAM乒乓读写的DRFM系统的确定性延时。
附图说明
[0023]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0024]图1为本申请实施例一种确定性延时方法流程图；
[0025]图2为本申请实施例两个SDRAM的乒乓操作流程图；
[0026]图3为本申请实施例一种确定性延时系统结构图；
[0027]图4为本申请实施例一种确定性延时系统控制流程图；
[0028]图5为本申请实施例乒乓读写引擎结构图。
具体实施方式
[0029]为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0030]以下结合附图，详细说明本申请各实施例提供的技术方案。
[0031]图1为本申请实施例一种确定性延时方法流程图。
[0032]本申请实施例提供一种SDRAM确定性延时方法，包含步骤：
[0033]步骤110、响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；
[0034]优选地，在输入数据流缓存和输出数据流缓存中设置缓存数据长度监测。
[0035]例如，在与基于SDRAM的乒乓读写引擎连接的输入数据流缓存和输出数据流缓存中增加缓存数据长度的监测，用于获取缓存数据长度。
[0036]延时更新时，等待当前乒乓读写引擎中所有读写操作完成后，获取输入及输出数据流缓存的数据长度；
[0037]步骤120、判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；
[0038]例如，判断乒乓读写引擎中处于写状态的SDRAM的写地址与新的延时量的关系，更新乒乓读写引擎新一轮读写操作的起始位置；
[0039]步骤130、对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。
[0040]由于内部BRAM相对于外部抗干扰能力更强，更稳定，因此优选地，采用FPGA内部BRAM对延时漂移进行补偿修正。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SDRAM确定性延时方法，其特征在于，包含步骤：响应于延时更新且当前乒乓操作的所有读写过程完成，获取输入及输出数据流缓存的数据长度；判断乒乓操作中处于写状态的SDRAM的写地址与新的延时量的关系，更新新一轮乒乓操作的起始位置；对由于输入及输出缓存数据深度变化引入的延时漂移进行补偿修正。2.根据权利要求1所述SDRAM确定性延时方法，其特征在于，两个SDRAM的乒乓操作的具体流程，还包含步骤：判断处于写状态的第一SDRAM的写地址与延时量的关系；响应于第一SDRAM的写地址不小于延时量，第一SDRAM准备进入读状态，第二SDRAM准备进入写状态，或响应于第一SDRAM的写地址小于延时量，第一SDRAM准备继续写状态，第二SDRAM准备进入读状态；根据当前延时量更新两片SDRAM的状态和地址。3.根据权利要求1所述SDRAM确定性延时方法，其特征在于，采用FPGA内部BRAM对延时漂移进行补偿修正。4.根据权利要求1所述SDRAM确定性延时方法，其特征在于，在输入数据流缓存和输出数据流缓存中设置缓存数据长度监测。5.根据权利要求2所述SDRAM确定性延时方法，其特征在于，响应于延时量更新，重新判断处于写状态的SDRAM的写地址与延时量的关系。6.根据权利要求2所述SDRAM确定性延时方法，其特征在于，响应于延时输出关...

【专利技术属性】
技术研发人员：李呈柯，胡斌，高希权，杨体波，
申请(专利权)人：北京无线电计量测试研究所，
类型：发明
国别省市：