一种互连系统技术方案

本发明专利技术描述了一种在网络中安排元件的互连系统、设备以及方法，所述互连系统可以是数据存储系统、计算机系统或通信系统，其数据通路被配置成可以控制系统的功率消耗和数据歪斜特性；可配置的开关单元用于形成节点间的互连，其控制信号和其他信息被用于控制所述可配置的开关单元其他方面的功率状态；可以通过调整网络间一个或多个节点的逻辑和物理线路排布来改变网络中节点间的传输的数据的时延歪斜。本发明专利技术还公开了一种互连主板的布局方法，可以减少线迹（ｔｒａｃｅ）路由的复杂性。

【技术实现步骤摘要】
一种互连系统本申请文件要求在2005年4月21日申请的，临时申请号为No. :60/674，189的美 国申请，以及在2005年7月11日申请的，申请号为No. :60/698，626的美国申请的权利，每一项申请在此处结合并被整体参考。
技术介绍
一般来说，计算机和通信技术的发展遵循着摩尔定律原则，其密度和组件都有所 增长，而且，随着时间的推移，其组件的成本有所下降，但同样也伴随着传输和计算速度的 增加。这里有一种趋势是增强功率消耗密度和增加新的解决方案，以可在高温的环境下散 热或运作。在高速电路中，信号传播时延和设计以及制造公差都会限制实践中加速的实现。现有技术的存储系统结构需要在价格、性能以及升级能力之间做出权衡，例如，系 统总的存储能力。增加存储能力通常是由具有连接器/插座接口的存储器模块或者卡来实 现的。通常，这些存储器模块被连接至总线或者通过置于底板上的配线相互连接，以更有效 地利用系统资源。除了升级能力以外，许多现有技术的存储系统也需要为带宽要求较大的 应用提供较大的吞吐量，比如制图。在设计范围内应该考虑系统资源，例如，集成电路压膜的区域，封装插脚，信号线 迹，连接器，底板区域以及电源和响应速度。一种普通型存储器模块是双插存储器模块(Dual In-line Memory Module, DIMM), DMM是一种矩形的低轮廓电路板，其两侧沿长边排布有电触点。当所述DIMM被插 入DIMM存储插座上时，所述触点形成了到主板存储总线的电气连接。存储系统通过模块的使用提供了一种进行升级的路径。一种插座和连接器接口会 被使用，以允许每个模块被移除及被一种更快速或更大存储能力的存储器模块所代替，或 者仅仅用于替换已损坏的存储器模块。存储系统可能被配置为无插座形式或者少于存储器 模块的最大存储能力，(例如，悬空插座/连接器)，而在以后的时间内采用存储扩展模块来 增加存储能力。存储器被用在包括但不限于计算机系统或者通信系统中，各种随机存取存储器 (RAM)(例如，静态随机存取存储器S-RAM，动态随机存取存储器D-RAM)；可编程只读存储器 (PR0M)，电可擦除只读存储器(EPR0M)；快闪存储器，包含磁电机随机存取存储器(MRAM)， 磁随机存取存储器(FRAM)以及非易失性随机存取存储器(NRAM)，变相存储器(PRAM)和媒 体磁盘存储器在内的各种类型的磁存储器。除此之外，还有适用于未来的存储器，例如量子 设备或类似的。在这，需要为存储系统和计算机系统结构或者拓扑结构在提供高速的带宽以维持 微型处理器运行频率的速度时，提供灵活而成本效率的升级能力。可选地，对于相同或相似 操作特性的低功率消耗和低存储反应时间以及类似特性也是一种需求。目前，存储系统的大小和性能由功耗、与功耗和装置密度相关的冷却能力、响应时 间(如，由数据歪斜产生的)、以及需要与存储元件互连的电路板的复杂度，以及这些因素 的经济成本所限制。需要对存储器、通信系统结构及装置进行改善，以减轻这些问题的一些4或全部。
技术实现思路
本专利技术公开了一种与计算机和通信系统组件一起使用的互连系统，包括多个节 点，每一个节点具有一个端口，每一个端口都至少具有一个输入链路(link)或一个输出链 路，每一个链路都包含有多条线路，第一节点的第一线路用于传输控制数据，第二节点的第 一线路上接收的信号用来控制第二节点的第二线路的将来时间的功率状态。第一端点的输 出线路的状态可在将来时间由控制信号决定而改变。将来时间至少包含一个固定时间值， 这取决于互连系统中节点的位置，或者控制信号中包含的一个时间值。另一方面，提供了一种互连系统，多个节点，每个节点具有一个端口，该端口具有 至少一个输出链路或输入链路，每一个链路包括一条第一线路和一个第二线路；所述连接 器进一步包括主板，所述主板上有多个连接器，每一个连接器都与多个存储器模块中的一 个接口连接，其中，一存储器模块与至少所述多个节点中的一个通讯；其中，每一个信号线 路包括至少一个信号接收器或信号发送器；其中，第一节点的第一线路传输第一信号，第二 节点的第一线路上接收的信号用来控制第二节点的第二线路的将来时间的功率状态。每个节点都是可配置的，以使控制数据可以控制所述节点接收的数据的目的地。 数据的目的地从本地节点或者端口中选择。另一方面，还提供了一种互连系统，包括多个节点，每一个节点具有一个端口，每 一个端口具有输出链路或是输入链路中的一个，每一个链路进一步包括多条线路，且所述 每个节点都是可配置的，以使在所述多条线中的一条选择的线路上接收到控制信号。可以 在相同或者不同的线路上接收控制数据和信号数据。所述信号数据可以是模拟数据或者数 字数据。所述数字数据被组织成字。在这里，字只是一种泛指，除了特殊情况外，不限制字 的比特数，其传输的形式是串行或是并行的也不受限制。因此，一些字可以是例如，“半位元 组(nibble) ”，“字节”，全字、双字，具有或不具奇偶的字，及可以是具有非标准数目的比特 的字。另一方面，还提供了一种互连系统，包括多个节点，每一个节点具有一个端口，每 一个端口具有输出链路或是输入链路中的一个，每一个链路进一步包括第一线路和第二线 路，第二节点的第一线路上接收的信号用来控制第二节点的第二线路的将来时间的功率状 态。所述状态在开电或关电状态中变化。在开电状态下至少可进行控制或者数据信号的传 送或接收，待机状态比开电状态的功耗小，关电状态比待机状态的功耗小。在再一方面，提供了一种互连系统，包括多条信号线路，每条线路可以进行传送 或接收数据信号中的至少一个，该信号包括一字中的一个比特，其中，所述数据字有第一比 特和第二比特，第一比特和第二比特中的每个均可在两条信号线路之间进行逻辑交换，以 使当所述字在信号线路的远端被接收到时，所述交换可以改变第一比特和第二比特之间的 差分时间延迟(differential timedelay)。比特的交换，可以在信号线路的最近端或者最 远端完成。随后，可在远端逻辑上重新安排字节中的各比特的位置，使得接收节点的字中的 各数据比特具有正确的逻辑排布。可选地，比特在发送节点被安排，以使在接收节点上该些 比特处于布置中。另一方面，提供一种互连系统，包括多个节点，所述多个节点通过具有线路的链路相互连接形成网络；其中，第一节点是数据源，第二节点是数据目的地，至少有一个第一 节点或第二节点被配置成交换到线路的数据的逻辑排布，以使在第二节点线路上数据字节 的到达时间的差可被改变。所述数据可以是一个包含至少两个比特的字，其第一个比特被指派给第一线路， 第二比特指派给第二线路。一控制模块，对所述输入第一节点的线路的字的比特进行逻辑 排布，以使得这些比特第二节点被以预期的顺序接收。可选择地，还可以在第一节点和第二 节点之间的第三节点上实现所述逻辑配置。另一方面，提供了一种互连系统，包括多个节点，所述多个节点通过具有线路的链 路相互连接形成网络；第一节点为信号源，第二节点为信号目的地；及用于减少在第一节 点和第二节点之间的两条或多条线路上信号的差分时间延迟的装置。提供了一种节点，所述节点具有输入端口及输出端口，每一个输入端口和输出端 口具有多条线路；切换开关，用于使多条输入线路中的每本文档来自技高网...

【技术保护点】
一种互连系统，其特征在于，包括：多条信号线路，每一个线路可以进行传送或接收数据信号中的至少一个，该信号包括一字中的一个比特，其中，所述数据字有第一比特和第二比特，第一比特和第二比特中的每个均可在两条信号线路之间进行逻辑交换，以使当所述字在信号线路的远端被接收到时，所述交换可以改变第一比特和第二比特之间的差分时间延迟。

【技术特征摘要】
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【专利技术属性】
技术研发人员：乔恩CR班尼特，
申请(专利权)人：提琴存储器公司，
类型：发明
国别省市：US[美国]