半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置。半导体装置(10)具备：n

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及半导体装置。

技术介绍

[0002]以往，已知有具备在单一的基板上一体形成且并联连接的MOSFET(Metal Oxide Semi
‑
conductor Field Effect Transistor：金属氧化膜半导体场效应型晶体管)和BJT(Bipolar Junction Transistor：双极结型晶体管)的半导体装置(例如，参照日本国特开昭61
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180472号公报及日本国特开昭61
‑
225854号公报)。

技术实现思路

[0003]在上述的现有技术的半导体装置中，希望在漏电极与源电极之间确保所希望的耐压且同时使通态电阻等的损失减少。例如，在相当于BJT的结构中，希望通过抑制少数载流子的电流向基电极流入来使电流密度及电流放大系数提高。
[0004]本专利技术的方案的目的在于提供一种半导体装置，其能够确保所希望的耐压且同时使电流密度及电流放大系数提高，并实现能量效率的改善。
[0005]本专利技术的第一方案的半导体装置具备：第一导电型的第一半导体区域；第一电极，其与所述第一半导体区域接合；所述第一导电型的第二半导体区域；第二电极，其与所述第二半导体区域接合；第二导电型的第三半导体区域，其具有将所述第一半导体区域与所述第二半导体区域分隔的沟道部；以及第三电极，其与所述第三半导体区域接合，其中，所述第三半导体区域具备接点部，所述接点部与所述第三电极相邻，并且所述接点部的杂质浓度比所述第三半导体区域的其他的部位的杂质浓度相对大。
[0006]第二方案在上述第一方案所记载的半导体装置的基础上，也可以是，所述半导体装置具备所述第二导电型的第四半导体区域，所述第四半导体区域沿着所述第一半导体区域、所述沟道部及所述第二半导体区域顺次排列的方向与所述第三半导体区域相邻，并且沿着所述排列的方向的正交方向与所述第二半导体区域相邻。
[0007]第三方案在上述第一或第二方案所记载的半导体装置的基础上，也可以是，所述接点部的大小比与所述接点部的杂质浓度对应的少数载流子的扩散长度大。
[0008]根据上述第一方案，具备接点部，该接点部与第三电极相邻，并且杂质浓度比第三半导体区域的其他的部位的杂质浓度相对大，由此能够促进接点部的少数载流子的再耦合，抑制少数载流子向第三电极流入的情况。通过使向第三电极流动的电流中的载流子成分的比率增大，由此能够确保所希望的耐压且同时使电流密度及电流放大系数提高。
[0009]在上述第二方案的情况下，通过第一导电型的第二半导体区域与第二导电型的第四半导体区域以相邻的方式配置的所谓超结结构，由此确保所希望的耐压，且同时通过使第二半导体区域的杂质浓度增大而能够使电流密度提高。
[0010]通过具备接点部，由此能够抑制少数载流子经由超结结构中的第二导电型的第四半导体区域向第三电极流入的情况，能够使电流密度及电流放大系数提高。
[0011]在上述第三方案的情况下，接点部的大小比与接点部的杂质浓度对应的少数载流子的扩散长度大，由此能够促进接点部处的少数载流子的再耦合。
附图说明
[0012]图1是表示本专利技术的实施方式中的半导体装置的结构的剖视图。
[0013]图2是在图1所示的A
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A线的位置通过Y
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Z平面剖切得到的剖视图。
[0014]图3是表示本专利技术的实施方式中的半导体装置的导通时的状态的半单元的剖视图。
[0015]图4是表示本专利技术的实施方式的半导体装置及比较例的半导体装置各自中的导通时的漏极电压与漏极电流的关系的一例的曲线图。
[0016]图5是表示本专利技术的实施方式的半导体装置及比较例的半导体装置各自中的导通时的漏极电压与基极电流的电子成分的关系的一例的曲线图。
[0017]图6是表示本专利技术的实施方式中的半导体装置的反向导通时的状态的半单元的剖视图。
[0018]图7是表示本专利技术的实施方式的半导体装置及比较例的半导体装置各自中的反向导通时的漏极电压与漏极电流的关系的一例的曲线图。
[0019]图8是表示本专利技术的实施方式的第一变形例中的半导体装置的导通时的状态的半单元的剖视图。
具体实施方式
[0020]以下，参照附图来说明本专利技术的实施方式的半导体装置10。
[0021]图1是表示实施方式中的半导体装置10的结构的剖视图。图2是在图1所示的A
‑
A线的位置通过Y
‑
Z平面剖切得到的剖视图。
[0022]如图1及图2所示，实施方式的半导体装置10例如是具有超结结构的组合型的Bipolar
‑
and
‑
MOS(所谓BiMOS)。所谓超结结构的半导体装置例如具备在漂移区域交替地排列而并列配置的n型柱状区域及p型柱状区域。组合型的Bipolar
‑
and
‑
MOS(所谓BiMOS)是由在单一的基板上一体形成的BJT与MOS的组合形成的半导体装置。基板例如由Si、SiC、GaN或Ga2O3等半导体材料形成。需要说明的是，半导体材料没有限定。半导体装置10例如是形成为所谓纵型的n沟道型的半导体装置。
[0023]需要说明的是，以下，在三维空间内相互正交的X轴、Y轴及Z轴的各轴方向是与各轴平行的方向。例如，X轴方向与半导体装置10的宽度方向(所谓横向)平行，Y轴方向与半导体装置10的厚度方向(所谓纵向)平行，Z轴方向与X轴方向及Y轴方向的正交方向(所谓进深方向)平行。
[0024]实施方式的半导体装置10具备漏电极11(第二电极)、源电极12(第一电极)、基电极13(第三电极)、栅电极14及栅极氧化膜15、n
+
漏极层16(第二半导体区域)、n
‑
漂移层17(第二半导体区域)、至少一个p柱层18(第四半导体区域)、p基极层19(第三半导体区域)、以及n
+
源极层20(第一半导体区域)。
[0025]漏电极11配置在半导体装置10的沿着Y轴方向的两端部中的第一端部。漏电极11沿着Y轴方向与n
+
漏极层16接合。
[0026]源电极12配置在半导体装置10的沿着Y轴方向的两端部中的第二端部。源电极12沿着Y轴方向与n
+
源极层20接合。
[0027]基电极13配置在半导体装置10的沿着Y轴方向的两端部中的第二端部。基电极13沿着X轴方向从源电极12分离配置。基电极13沿着Y轴方向与p基极层19接合。
[0028]栅电极14及栅极氧化膜15例如形成沿着Y轴方向埋入于基板那样的形状的所谓沟槽型的栅极结构。栅电极14由栅极氧化膜15覆盖。栅极氧化膜15与源电极12、n
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漂移层17、p基极层19及n
+
源极层20分别相邻。栅电极14隔着栅极氧化膜15与源电极12、n
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【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，所述半导体装置具备：第一导电型的第一半导体区域；第一电极，其与所述第一半导体区域接合；所述第一导电型的第二半导体区域；第二电极，其与所述第二半导体区域接合；第二导电型的第三半导体区域，其具有将所述第一半导体区域与所述第二半导体区域分隔的沟道部；以及第三电极，其与所述第三半导体区域接合，所述第三半导体区域具备接点部，所述接点部与所述第三电极相邻，并且所述接点部的杂质浓度比所述第三半导体区域的...

【专利技术属性】
技术研发人员：中村研贵，塚田能成，米田真也，前田康宏，根来佑树，小堀俊光，
申请(专利权)人：本田技研工业株式会社，
类型：发明
国别省市：