可测试静电放电保护电路制造技术

半导体管芯具有诸如功率ＭＯＳＦＥＴ（３０８）的ＭＯＳＦＥＴ的焊盘（３０１）和分开的用于ＥＳＤ保护电路（３０６、３０７）的焊盘（３０２）。连接焊盘（３０１、３０２）到一起使得ＥＳＤ保护电路（３０６、３０７）起到保护ＭＯＳＦＥＴ（３０８）的作用。在连接焊盘到一起之前，ＥＳＤ保护电路（３０６、３０７）和／或ＭＯＳＦＥＴ（３０８）可以被分开地测试。当测试ＭＯＳＦＥＴ（３０８）时可以使用高于运行的ＥＳＤ保护电路允许的电压。诸如引线键合或在倒装片封装中将管芯连接至衬底的封装工艺可以在测试之后电连接焊盘（３０１、３０２）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
可测试静电放电保护电路本申请是申请日为2003年12月19日且专利技术名称为"可测试静电放电 保护电路"的中国专利申请No. 200380106923.5的分案申请。
技术介绍
诸如功率MOSFET的半导体器件经常包含静电放电(ESD)保护电路， 其保护该器件免受ESD可能导致的损伤。闺IA显示具有ESD保护的半导 体器件100的电路图。器件100包括MOS (金属氧化物半导体)场效应晶 体管(MOSFET) 107。焊盘101 (这里有时称为栅极焊盘)、焊盘102 (这 里有时称为源极焊盘)、和焊盘103 (这里有时称为漏极焊盘)分别与 MOSFET107的栅极、源极和漏极连接。在某些情况中，(如垂直功率 MOSFET中)，漏极焊盘103实际上是晶片的背侧，由此"焊盘"指外部连 接，而不一定本质上为焊盘。在MOSFET 107中，漏极焊盘103和源极焊盘 102之间自然出现的PN结二极管108保护免受漏极至源极的高电压破坏， 该电压可能损伤MOSFET 107中的结。为了 MOSFET 107中的栅极绝缘体 的ESD保护，器件100具有在栅极焊盘101和源极焊盘102之间串联连接 的背对背的齐纳二极管104和105，且串联栅极电阻器106代表栅;f及焊盘101 和MOSFET 107内所含的栅电极之间的串联电阻R1。与栅极和源极焊盘之 间所需要的保护不同，在漏极焊盘103和栅极焊盘101之间不需ESD 二极 管，因为即使在施加高电压时，MOS电容器效应也会导致硅中的耗尽和横 跨栅极氧化物的低电场。图1B显示通过栅极焊盘101的电流Ic作为栅极焊盘101和源极焊盘102 之间的电压Vgs的函数的理想曲幾。在电压Vgs的一般操作范固内，电流k 理想为零，因为栅极氧化物层绝缘了 MOSFET 107的栅极(防止来自栅极的 DC电流)，还因为背对背对的两个二极管104 (Dl )和105 (D2)之一保 持反偏在它们的雪崩击穿电压之下(因此除了结泄漏之外没有二极管电流流 动)。当电压VGs到达正击穿电压BVm时二极管104击穿，从而防止MOSFET 107中的栅极氧化物两端的电压达到可能损伤栅极氧化物的大的正电压。相似地，当栅极至源极电压VGS达到负击穿电压-BVD2时，二极管105击穿， 从而防止栅极氧化物两端的电压达到可能损伤栅极氧化物的大的负电压。实际的器件一般因为通过MOSFET 107的栅极氧化物和通过二极管104 和105的电流泄漏而不能实现图IB的理想的电流电压曲线。具有电阻R1 的电阻元件106通过在ESD瞬变期间限制最大冲册极电压来改善棚4及氧化物 的ESD保护。通过栅极电容/栅极电阻网络的RC时间常数的增加，减慢栅 极电压的增大，藉此实现最大栅极电压的减小。图IC是利用垂直平面DMOS晶体管作为图1A的器件100的实践的半 导体结构120的实例的横截面图。在具有N型外延层122的N+十衬底123 中和上制造半导体结构120。垂直平面DMOS包括垂直电流器件，该器件具 有顶侧的源极和栅极连接和背侧的漏极连接(术语"垂直，，的来源)。漏极 焊盘或接触位于N++村底123的底部。平面DMOS称为平面的，因为栅电 极的MOS操作发生于顶部，即，P型本体PB121A、 121B和121C的顶部 的外延层122的表面。为了ESD保护，利用N型区131、 P型区132和N型区133来形成源 极和栅极焊盘之间的背对背的齐纳二极管D1和D2，N型区131、P型区132 和N型区133是位于场氧化物区134的多晶硅层上方的相邻部分。通过已构 图绝缘层128中的开口，已构图金属区129将源极焊盘(未显示)连接至N 型区131和至N+源极区124A、 124B和124C，以及P+本体接触区125A和 125B。 P+本体接触区125A和125B处于各自的深P阱127A和127B中，且 深P阱127A和127B以及外延层122之间的结在漏极和源极接触之间形成 二极管(例如，二极管108)。栅极焊盘电连接至在图1C中未显示的半导体结构120的一部分中的多 晶硅栅极区126A和126B。栅招J26A和126B位于水平沟道区121A、 121B 和121C上，水平沟道区121A、 121B和121C处于P型本体区121A、 121B 和121C中且与各自的源极区124A、 124B和124C相邻。栅极126A和126B 也位于部分的N型外延层122上，该部分的N型外延层122形成各自的漏 极区。通过金属区130，栅极焊盘也电连接至N型多晶硅区133, N型多晶 硅区133与相邻的P型多晶硅区132和N型多晶硅区131形成背对背齐纳二 极管Dl和D2。图1D是利用图1A的器件100的另一实施的垂直晶体管单元的半导体 结构140的实例的横截面图。如在半导体结构120中那样，在具有N型外延 层145的N+十衬底146中和上制造半导体结构140,且漏极焊盘位于N十+衬 底146的底部。在结构140中，形成于位于绝缘层151和152之上的多晶硅层中的N型 区148、 P型区149和N型区150形成用于ESD保护的背对背齐纳二极管 D1和D2。源极焊盘连接至构图的金属区153,金属区153接触N型区148、 N+源极区142A、 142B和142C，以及P+本体区143。金属区153和区142A、 142B、 142C以及143之间的接触可以通过开口以传统的方式形成，该开口 在绝缘层的掩模蚀刻期间形成或可替换地利用诸如U.S. Patent 6413822所描 述的超自对准(super self aligned)方法形成。P +本体接触区143位于P型 本体141中，P型本体141还包括垂直沟道区141A、 141B和141C。 P型本 体141和外延层145之间的结在漏极和源极焊盘之间形成二极管。才册极焊盘电连接至多晶硅栅极区143A至143D，多晶硅栅极区143A至 143D位于沟槽中，所述沟槽通过P型本体141延伸入外延层145。沟槽中的 氧化物144隔离栅极区143A至143D与在沟槽的垂直壁处的沟道区141A、 141B和141C。通过金属区154的栅极焊盘还电连接至N型多晶硅区150, N型多晶硅区150与P型多晶硅区149和N型多晶硅区148在栅极和源极焊 盘之间形成背对背齐纳二极管Dl和D2。图1E显示具有ESD保护电路的另一已知器件200的电路图。器件200 相似于图IA的器件IOO,但与器件IOO的不同之处在于加入第二对背对背 齐纳二极管206和207。在器件200中，电阻元件106位于栅极焊盘101和 二极管206之间，以及二极管104和二极管206之间。因此，在ESD现象 期间，流入栅极焊盘101的电流与通过二极管206和207相比更多地通过二 极管104和105流动。由此采用电阻器106 (Rl)在ESD瞬变期间帮助分 流，ESD电流和电压尖峰保持进一步远离MOSFET107的栅极。器件200 可以利用图1C和1D相似的结构实现。图2A和2B显示通过具有ESD保护二极管的功率MOSFET的栅极焊盘 的电流Ic3的典型曲线，其中曲线图的电流Icj的y轴在图2A中是对数的，而 在图2B中是线性的。图2本文档来自技高网...

【技术保护点】
一种半导体器件，包括管芯，所述管芯包括：　晶体管，具有第一焊盘；和　静电放电保护电路，具有第二焊盘，其中所述静电放电保护电路只在连接所述第一焊盘和所述第二焊盘之后起到保护所述器件免受静电放电破坏的作用；和　绝缘层，所述绝缘 层位于所述晶体管和静电放电保护电路之上，所述绝缘层包括连续的开口，所述开口暴露部分的所述第一焊盘和部分的所述第二焊盘；和引线键合，所述引线键合位于所述绝缘层中的所述开口中，其中所述引线键合横跨所述第一和第二焊盘之间的间隙延伸，且电连接所述第一焊盘和所述第二焊盘。

【技术特征摘要】
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【专利技术属性】
技术研发人员：理查德威廉，迈克尔康奈尔，陈伟钿，
申请(专利权)人：先进模拟科技公司，先进模拟科技香港有限公司，
类型：发明
国别省市：US[美国]