一种时序逻辑控制电路及电子控制设备制造技术

本申请实施例涉及数字电子控制技术领域，公开了一种时序逻辑控制电路及电子控制设备，该时序逻辑控制电路包括：复位单元、触发单元、触发器、脉冲单元、第一与门、第二与门、第三与门、第四与门和计数单元，使用多个与门连接上述各单元，利用与门的逻辑功能控制电路各单元的工作状态，从而实现时序逻辑控制。通过上述方式，本申请实施例实现了触发信息和时序信息同时控制电路的工作状态，并且电路结构简单，节省了成本。节省了成本。节省了成本。

【技术实现步骤摘要】
一种时序逻辑控制电路及电子控制设备


[0001]本技术涉及数字电子控制
，具体涉及一种时序逻辑控制电路及电子控制设备。

技术介绍

[0002]数字抢答器被普遍使用于各种竞赛中，抢答器具有数据锁存功能，抢答器具有计时起点与抢答命令同步，计时终点是第一抢答者信号触发时和超时无人抢答题目作废，同时数据被锁存，封锁其他各组的抢答信号，并停止计时。
[0003]本申请专利技术人在研究中发现，现有的数字抢答器结构的触发锁存功能实现较为复杂，使用时不够稳定。

技术实现思路

[0004]鉴于上述问题，本申请实施例提供了一种时序逻辑控制电路及电子控制设备，以解决现有技术中存在的上述技术问题。
[0005]根据本申请实施例的一个方面，提供了一种时序逻辑控制电路，所述时序逻辑控制电路包括：复位单元、触发单元、触发器、脉冲单元、第一与门、第二与门、第三与门、第四与门和计数单元；
[0006]所述复位单元分别与所述触发器和所述计数单元的复位端电连接，用于向所述触发器和所述计数单元发出复位信号；
[0007]所述触发单元的输出端与触发器的D输入端电连接，用于向所述触发器发出触发信号；
[0008]所述触发器包括多个Q非输出端，各所述Q非输出端分别与第一与门的各输入端电连接，所述第一与门的输出端分别与第二与门的第一输入端和第三与门的第一输入端电连接；所述第二与门的输出端与所述触发器的时钟输入端电连接；所述第三与门的输出端与第四与门的第一输入端电连接；所述第四与门的输出端与所述计数单元的时钟输入端电连接；所述脉冲单元的输出端与所述第三与门的第二输入端电连接，用于通过第三与门和第四与门向所述计数单元输出时钟信号，以使所述计数单元根据所述时钟信号进行计数；
[0009]所述计数单元包括计数输出端，所述计数输出端分别与第二与门的第二输入端、第三与门的第三输入端和第四与门的第二输入端电连接；
[0010]当所述复位单元向所述触发器和所述计数单元发出复位信号时，所述触发器和所述计数单元进行复位；
[0011]当所述触发单元向所述触发器发出触发信号时，所述触发器通过与所述触发信号相对应的所述Q非输出端向第一与门输出触发信息，所述第一与门向所述第二与门的第一输入端和第三与门的第一输入端输出低电平信号；所述第二与门根据所述低电平信号向所述触发器的时钟输入端输入低电平信号，以使所述触发器处于锁存状态；所述第三与门根据所述低电平信号通过所述第四与门向所述计数单元的时钟输入端输出低电平信号，以使
所述计数单元停止计数；
[0012]当所述计数单元达到预设计数值时，所述计数单元的计数输出端向第二与门的第二输入端、第三与门的第三输入端和第四与门的第二输入端输出低电平信号，以使所述第二与门向所述触发器的时钟输入端输出低电平信号，以使所述触发器处于锁存状态，使所述第三与门通过第四与门向所述计数单元的时钟输入端输入低电平信号，以使所述计数单元停止计数。
[0013]本申请实施例通过与门与电路各单元组合连接，实现了电路的逻辑控制和时序控制，该时序逻辑控制电路用作抢答器时，可以完成复位单元控制数据清除和抢答开始计时，第一个选手抢答或计时时间到时，停止计时、锁存数据并封锁电路，使得选手无法再进行抢答。本申请实施例的电路结构相对简单，且运行过程可靠稳定，节省了成本，适用性较广。
[0014]在一些实施例中，所述触发单元包括多个按键，多个所述按键的第一连接端分别与电源电连接，多个所述按键的第二连接端分别与所述触发器的D输入端和所述第二与门的第三输入端电连接，通过按键直接连接第二与门实现双边锁存，增强了触发器的稳定性。
[0015]在一些实施例中，各所述按键的第二连接端分别与二极管的正极电连接，所述二极管的负极与所述第二与门的第三输入端电连接，利用二极管的单向导电性提高了信号的稳定性，同时还起到保护电路的作用。
[0016]在一些实施例中，所述时序逻辑控制电路还包括多个下拉电阻，各所述下拉电阻一端分别与所述触发器的各D输入端电连接，各所述下拉电阻的另一端接地，下拉电阻将D输入端的初始状态稳定在低电平。
[0017]在一些实施例中，所述脉冲单元包括定时器与RC电路，所述RC电路与所述定时器的输入端连接，所述定时器的输出端与所述第三与门电连接，用于输出秒脉冲信号，并将所述秒脉冲信号通过所述第三与门和所述第四与门发送给所述计数单元。
[0018]在一些实施例中，所述计数单元的时钟输入端包括减计数时钟输入端，所述第四与门的输出端与所述减计数时钟输入端电连接，所述计数输出端为借位输出端，使用减计数时钟输入端和借位输出端实现计数单元的倒计时。
[0019]在一些实施例中，所述时序逻辑控制电路还包括第一译码显示单元，所述第一译码显示单元包括第一数码管和第一数码管译码器，所述第一数码管译码器的输入端与所述触发器的Q输出端电连接，所述第一数码管译码器的输出端与所述第一数码管电连接，所述第一数码管译码器用于驱动所述第一数码管显示所述触发器锁存的数据。
[0020]在一些实施例中，所述时序逻辑控制电路还包括第二译码显示单元，所述第二译码显示单元包括第二数码管和第二数码管译码器，所述第二数码管译码器的输入端与所述计数单元的数据输出端电连接，所述第二数码管译码器的输出端与第二数码管电连接，所述第二数码管译码器用于驱动所述第二数码管显示所述计数单元的数据输出端输出的数据。
[0021]在一些实施例中，所述时序逻辑控制电路还包括单稳态触发单元、报警单元和第五与门，所述第五与门的第一输入端与复位单元电连接，所述第五与门的第二输入端与所述第一与门的输出端电连接，所述第五与门的第三输入端与所述计数单元的计数输出端电连接，所述第五与门的输出端与所述单稳态触发单元的输入端电连接，所述单稳态触发单元的输出端与所述报警单元电连接；
[0022]当所述复位单元通过所述第五与门向所述单稳态触发单元发出复位信号时，所述复位信号为低电平，则所述单稳态触发单元处于工作状态给报警单元输出高电平，使报警单元报警；
[0023]当所述触发单元输出触发信号时，所述第一与门通过第五与门向所述单稳态触发单元输出低电平，则所述单稳态触发单元处于工作状态向所述报警单元输出高电平，使所述报警单元报警；
[0024]当所述计数单元计数达到预设值时，所述计数输出端通过所述第五与门向所述单稳态触发单元输出低电平，则所述单稳态触发单元处于工作状态向所述报警单元输出高电平，使所述报警单元报警。
[0025]根据本申请实施例的另一方面，提供了一种电子控制设备，包括上述的任一时序逻辑控制电路。
[0026]上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
附图说明
[0027]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时序逻辑控制电路，其特征在于，包括复位单元、触发单元、触发器、脉冲单元、第一与门、第二与门、第三与门、第四与门和计数单元；所述复位单元分别与所述触发器和所述计数单元的复位端电连接，用于向所述触发器和所述计数单元发出复位信号；所述触发单元的输出端与触发器的D输入端电连接，用于向所述触发器发出触发信号；所述触发器包括多个Q非输出端，各所述Q非输出端分别与所述第一与门的各输入端电连接，所述第一与门的输出端分别与所述第二与门的第一输入端和所述第三与门的第一输入端电连接；所述第二与门的输出端与所述触发器的时钟输入端电连接；所述第三与门的输出端与所述第四与门的第一输入端电连接；所述第四与门的输出端与所述计数单元的时钟输入端电连接；所述脉冲单元的输出端与所述第三与门的第二输入端电连接，用于通过所述第三与门和所述第四与门向所述计数单元输出时钟信号，以使所述计数单元根据所述时钟信号进行计数；所述计数单元包括计数输出端，所述计数输出端分别与所述第二与门的第二输入端、所述第三与门的第三输入端和所述第四与门的第二输入端电连接；当所述复位单元向所述触发器和所述计数单元发出所述复位信号时，所述触发器和所述计数单元进行复位；当所述触发单元向所述触发器发出所述触发信号时，所述触发器通过与所述触发信号相对应的所述Q非输出端向所述第一与门输出触发信息，所述第一与门向所述第二与门的第一输入端和所述第三与门的第一输入端输出低电平信号；所述第二与门根据所述低电平信号向所述触发器的时钟输入端输入低电平信号，以使所述触发器处于锁存状态；所述第三与门根据所述低电平信号通过所述第四与门向所述计数单元的时钟输入端输出低电平信号，以使所述计数单元停止计数；当所述计数单元达到预设计数值时，所述计数单元的计数输出端向所述第二与门的第二输入端、所述第三与门的第三输入端和所述第四与门的第二输入端输出低电平信号，以使所述第二与门向所述触发器的时钟输入端输出低电平信号，以使所述触发器处于锁存状态，使所述第三与门通过所述第四与门向所述计数单元的时钟输入端输入低电平信号，以使所述计数单元停止计数。2.根据权利要求1所述的时序逻辑控制电路，其特征在于，所述触发单元包括多个按键，多个所述按键的第一连接端分别与电源电连接，多个所述按键的第二连接端分别与所述触发器的D输入端和所述第二与门的第三输入端电连接。3.根据权利要求2所述的时序逻辑控制电路，其特征在于，各所述按键的第二连接端分别与二极管的正极电连接，所述二极管的负极与所述第二与门的第三输入端电连接。4.根据权利要求2所述的时序逻辑控制电路，其特征在于，所述时序逻辑控制电路还包括多个下拉电阻，各所述下拉...

【专利技术属性】
技术研发人员：程传阳，
申请(专利权)人：研祥智能科技股份有限公司，
类型：新型
国别省市：