一种高容量多2.5DFPGA引脚优化方法技术

本申请涉及计算机技术领域，涉及一种高容量多2.5D FPGA引脚优化方法：步骤1：获取2.5D FPGA之间的连接关系和约束条件，包括2.5D FPGA包含的SLR、引脚连接线路及引脚连接线路数量，得到初始带约束条件连接网络；步骤2：计算任意两个2.5D FPGA的SLR之间的最小代价连线；步骤3：获取布线网络及其相应需要的SLR数量，将不同布线网络依距离从大到小排序；步骤4：将布线网络按照排序在约束条件下依次匹配最小代价连线；步骤5：布线网络全部连接，结束；存在布线网络无法连接，且达到一条或多条引脚连接线路容量上限，则将已满引脚连接线路设置为不可连接，重置带约束条件的连接网络，返回步骤2。在线长相似时，使用相同运行时间完成了约束条件下的布线计算，减少了延迟。减少了延迟。减少了延迟。

【技术实现步骤摘要】
一种高容量多2.5D FPGA引脚优化方法


[0001]本申请涉及集成电路
，具体而言，涉及一种高容量多2.5D FPGA引脚优化方法。

技术介绍

[0002]现场可编程门阵列(FPGA)是一种预制集成电路，可以在现场进行用户定制。FPGA在电路实现中得到了广泛的应用，因为与传统的(ASIC)相比，FPGA具有更高的灵活性，可以根据设计变化在现场重新编程，缩短了上市时间，降低了非重复的工程成本。随着现代FPGA架构的显著增强，高性能的大规模FPGA可以容纳多达数百万个逻辑门，以及数千个异构模块。例如，Xilinx 2.5DFPGAs，如Virtex
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7和Virtex Ultrascale系列，是商业上可用的。随着设计复杂度的不断提高，具有大逻辑容量的2.5D FPGA已经成为现代电路应用的热门。
[0003]一个2.5D FPGA由多个FPGA逻辑块(也称为超逻辑区域或SLR)组成，它们线性排列在一个硅中介层上。SLR之间的连接是通过超长线路(SLL)完成的。在2.5D的FPGA中，SLR之间的SLL数量要比SLR内部互连资源的SLL数量少得多。然而，SLL通过硅中介层会产生显著的延迟，SLR之间的SLL延迟与SLR内的净延迟相比是显著的。此外，用于SLL的I/O引脚的数量是有限的。
[0004]FPGA的设计流程由逻辑合成、技术绘图、封装、布局、布线等组成。随着设计规模和复杂性的急剧增加，2.5D FPGA的布局成为关键阶段，对设计质量有着重要影响。大规模2.5D FPGA布局面临的主要挑战是对于高质量的SLL约束2.5D FPGA布局(即时延、线长等)。为了在2.5D FPGA内实现高质量的连接，在实现具有多个SLR的电路时，SLL约束可能相当棘手，而且用于SLL的I/O引脚数量有限。
[0005]现有的2.5D FPDA全局布局方法存在下列问题：布线是随机的，从而可能导致布线失败，并且布线之后SLL较多，没有优化，导致延迟较长。因此，为了得到更好的合理优化的结果，从一个更加全局的角度来考虑合理优化问题，并设计相应的有一定理论基础的高效方法是值得考虑的。

技术实现思路

[0006]本申请的主要目的是提供一种高容量多2.5D FPGA引脚优化方法，能够在线长相似的情况下，在相同的运行时间内完成约束条件下的布线计算，减少了20％以上的延迟；从更加全局的角度入手来考虑布线的合理优化问题，采用了比较高效的方法得到了更好的合理优化结果。
[0007]为了实现上述目的，本申请提供了一种高容量多2.5D FPGA引脚优化方法，包括2.5D FPGA，所述2.5D FPGA内容逻辑块SLR，其中同一个所述2.5DFPGA中的相邻所述SLR之间的连线代价为m，所述FPGA之间的连线代价为n，其中m≥n，包括如下步骤：
[0008]步骤1：获取多个所述2.5D FPGA之间的连接关系和约束条件，包括所述2.5D FPGA包含的SLR、引脚连接线路及所述引脚连接线路数量，得到初始的带约束条件的连接网络；
[0009]步骤2：计算任意两个所述2.5D FPGA的所述SLR之间的最小代价连线；
[0010]步骤3：获取布线网络及其相应需要的所述SLR数量，将不同的所述布线网络依距离从大到小排序；
[0011]步骤4：将所述布线网络按照所述排序在所述约束条件下依次匹配所述最小代价连线；
[0012]步骤5：若所述布线网络全部连接，则结束；若存在所述布线网络无法连接，且达到一条或多条所述引脚连接线路容量上限，则将已满引脚连接线路设置为不可连接，重置带约束条件的连接网络，返回步骤2。
[0013]在一种可能的实施方式中，设置所述m为1，所述n为0。
[0014]在一种可能的实施方式中，在所述步骤3中，
[0015]所述距离为所述2.5D FPGA之间的距离，依据所述布线网络连线从一端开始，每增加一个所述2.5D FPGA，所述距离相应增加k。
[0016]在一种可能的实施方式中，设置所述k为1。
[0017]在一种可能的实施方式中，在所述步骤3中，
[0018]如果所述布线网络有分支结构，则将所有所述分支结构的距离累加得到总的所述距离。
[0019]在一种可能的实施方式中，在所述步骤3中，
[0020]所述布线网络每增加一个所述分支结构，则复杂度相应增加1。
[0021]在一种可能的实施方式中，在所述步骤3中，所述将不同的所述布线网络依距离从大到小排序，具体为：
[0022]首先按照所述布线网络总的所述距离从大到小排序；其次，所述布线网络总的所述距离相同，则按照复杂度从大到小排序。
[0023]在一种可能的实施方式中，在步骤5中，
[0024]所述容量为所述引脚连接线路数量。
[0025]在一种可能的实施方式中，在步骤5中，
[0026]若所述FPGA引脚连线包含时分复用因子T，则测算所述引脚连接线路容量上限是：所述引脚连接线路数量乘以T。
[0027]在一种可能的实施方式中，在步骤2中，
[0028]保存已计算的任意两个所述2.5D FPGA的所述SLR之间的所述最小代价连线，对于经过仍可连接的所述引脚连接线路的所述SLR之间的所述最小代价连线无需重新计算。
[0029]本申请提供的一种高容量多2.5D FPGA引脚优化方法，具有以下有益效果：
[0030]通过步骤1获取多个所述2.5D FPGA之间的连接关系和约束条件，包括所述2.5D FPGA包含的SLR、引脚连接线路及所述引脚连接线路数量，得到初始的带约束条件的连接网络；步骤2计算任意两个所述2.5D FPGA的所述SLR之间的最小代价连线；步骤3获取布线网络及其相应需要的所述SLR数量，将不同的所述布线网络依距离从大到小排序；步骤4将所述布线网络按照所述排序在所述约束条件下依次匹配所述最小代价连线；步骤5若所述布线网络全部连接，则结束；若存在所述布线网络无法连接，且达到一条或多条所述引脚连接线路容量上限，则将已满引脚连接线路设置为不可连接，重置带约束条件的连接网络，返回步骤2。本申请实施例能够在线长相似的情况下，在相同的运行时间内完成约束条件下的布
线计算，减少了20％以上的延迟；从更加全局的角度入手来考虑布线的合理优化问题，采用了比较高效的方法得到了更好的合理优化结果。
附图说明
[0031]构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0032]图1是根据本申请实施例提供的一种高容量多2.5D FPGA引脚优化方法示意图；
[0033]图2是根据本申请实施例提供的一种高容量多2.5D FPGA引脚优化方法的连接示意图。
[0034]附图标记
[0035]P1第一条本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高容量多2.5D FPGA引脚优化方法，其特征在于，包括2.5D FPGA，所述2.5D FPGA内容逻辑块SLR，其中同个所述2.5D FPGA中的相邻所述SLR之间的连线代价为m，所述FPGA之间的连线代价为n，其中m≥n，包括如下步骤：步骤1：获取多个所述2.5D FPGA之间的连接关系和约束条件，包括所述2.5D FPGA包含的SLR、引脚连接线路及所述引脚连接线路数量，得到初始的带约束条件的连接网络；步骤2：计算任意两个所述2.5D FPGA的所述SLR之间的最小代价连线；步骤3：获取布线网络及其相应需要的所述SLR数量，将不同的所述布线网络依距离从大到小排序；步骤4：将所述布线网络按照所述排序在所述约束条件下依次匹配所述最小代价连线；步骤5：若所述布线网络全部连接，则结束；若存在所述布线网络无法连接，且达到一条或多条所述引脚连接线路容量上限，则将已满引脚连接线路设置为不可连接，重置带约束条件的连接网络，返回步骤2。2.根据权利要求1所述的高容量多2.5D FPGA引脚优化方法，其特征在于，在所述步骤3中，所述距离为所述2.5D FPGA之间的距离，依据所述布线网络连线从一端开始，每增加一个所述2.5D FPGA，所述距离相应增加k。3.根据权利要求2所述的高容量多2.5D FPGA引脚优化方法，其特征在于，在所述步骤3中，如果所述布线网络有分支结构，则将所有所述分支...

【专利技术属性】
技术研发人员：暴宇，马飞，李俊华，李君豪，
申请(专利权)人：北京汤谷软件技术有限公司，
类型：发明
国别省市：