一种背板CPLD配置电路、CFM更新方法及设备技术

本发明专利技术涉及背板CPLD配置领域，公开了一种背板CPLD配置电路、CFM更新方法及设备，该电路包括至少一个背板CPLD上的配置闪存模块CFM、主板CPLD和数据存储模块；其中，主板CPLD与每个CFM之间均通过串行通信线路连接。主板CPLD在接收到CFM更新触发指令时，从至少一个背板CPLD中确定出目标背板CPLD；主板CPLD从数据存储模块中，获取目标背板CPLD的CFM更新数据；主板CPLD通过第一串行通信线路，向目标背板CPLD发送CFM更新数据，CFM更新数据用于更新目标背板CPLD上的CFM数据。本发明专利技术可以实现对背板CPLD上CFM数据的智能化更新，可以有效减少所需消耗的人力资源。需消耗的人力资源。需消耗的人力资源。

【技术实现步骤摘要】
一种背板CPLD配置电路、CFM更新方法及设备


[0001]本专利技术涉及背板CPLD配置
，具体涉及一种背板CPLD配置电路、CFM更新方法及设备。

技术介绍

[0002]当前，背板通过搭配相应配置的复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)，可以规划特定类型和数量的硬盘。
[0003]在背板生产出厂后，若用户想要修改背板所规划的硬盘配置，比如，用户想要将12SAS硬盘的背板修改成12NVME硬盘的背板，则需要由技术人员对背板CPLD上的配置闪存模块(Configuration Flash Memory，CFM)数据进行人工更新。
[0004]但是，人工更新背板CPLD上的CFM数据会消耗较多的人力资源。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种背板CPLD配置电路、CFM更新方法及设备，以解决人工更新背板CPLD上的CFM数据会消耗较多的人力资源的问题。
[0006]第一方面，本专利技术提供了一种背板CPLD配置电路上的CFM更新方法，所述电路包括至少一个背板CPLD上的配置闪存模块CFM、主板CPLD和数据存储模块；其中，所述主板CPLD与每个所述CFM之间均通过串行通信线路连接；所述方法包括：
[0007]所述主板CPLD在接收到CFM更新触发指令时，从所述至少一个背板CPLD中确定出目标背板CPLD；
[0008]所述主板CPLD从所述数据存储模块中，获取所述目标背板CPLD的CFM更新数据；
[0009]所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，所述CFM更新数据用于更新所述目标背板CPLD上的CFM数据。
[0010]在一种可选的实施方式中，每个所述串行通信线路均为串行外设接口SPI线路；每个所述SPI线路均包括：时钟信号线路、数据输出线路和片选线路；其中：
[0011]所述时钟信号线路用于在所述主板CPLD与所述CFM之间建立同步通信；
[0012]所述片选线路用于触发所述CFM进入工作状态；
[0013]所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，包括：
[0014]所述主板CPLD通过第一片选线路，向所述目标背板CPLD发送片选信号，所述片选信号用于触发所述目标背板CPLD上的CFM进入工作状态；
[0015]所述主板CPLD通过第一时钟信号线路，向所述目标背板CPLD发送时钟信号，所述时钟信号用于在所述目标背板CPLD上的CFM与所述主板CPLD之间建立同步通信；
[0016]所述主板CPLD基于所述时钟信号在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据，以使所述目标背板CPLD上的CFM基于所述时钟信号同步接收所述CFM更新数据。
[0017]在一种可选的实施方式中，所述主板CPLD包括时钟线路管脚、数据输出管脚和至少一个片选管脚，每个所述CFM均包括时钟线路管脚、数据接收管脚和片选管脚；其中：
[0018]每个所述时钟信号线路的一端均与所述主板CPLD的时钟线路管脚连接，所有所述时钟信号线路的另一端与所有所述CFM的时钟线路管脚之间一一对应连接；
[0019]每个所述数据输出线路的一端均与所述主板CPLD的数据输出管脚连接，所有所述数据输出线路的另一端与所有所述CFM的数据接收管脚之间一一对应连接；
[0020]所有所述片选线路的一端与所述至少一个片选管脚之间一一对应连接，所有所述片选线路的另一端与所有所述CFM的片选管脚之间一一对应连接。
[0021]在一种可选的实施方式中，所述主板CPLD通过第一时钟信号线路，向所述目标背板CPLD发送时钟信号，包括：
[0022]所述主板CPLD通过在各所述时钟信号线路上输出所述时钟信号，向所述目标背板CPLD发送所述时钟信号；
[0023]所述主板CPLD基于所述时钟信号在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据，包括：
[0024]所述主板CPLD基于所述时钟信号，在各所述数据输出线路上输出所述CFM更新数据，以向所述目标背板CPLD发送所述CFM更新数据。
[0025]在一种可选的实施方式中，每个所述SPI线路均还包括数据接收线路；所述主板CPLD包括数据接收管脚，每个所述CFM均包括数据输出管脚；其中，每个所述数据接收线路的一端均与所述主板CPLD的数据接收管脚连接，所有所述数据接收线路的另一端与所有所述CFM的数据输出管脚之间一一对应连接。
[0026]在一种可选的实施方式中，在所述在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据之后，所述方法还包括：
[0027]所述主板CPLD通过所述第一数据接收线路，接收来自所述目标背板CPLD的CFM更新后数据；
[0028]所述主板CPLD比对所述CFM更新后数据与所述CFM更新数据是否一致，得到比对结果；
[0029]所述主板CPLD根据比对结果，确定更新结果。
[0030]在一种可选的实施方式中，所述主板CPLD根据比对结果，确定更新结果，包括：
[0031]在比对结果为一致时，所述主板CPLD确定所述更新结果为更新成功；
[0032]在比对结果为不一致时，所述主板CPLD确定所述更新结果为更新失败。
[0033]在一种可选的实施方式中，所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，包括：
[0034]所述主板CPLD将所述CFM更新数据作为待校验数据；
[0035]所述主板CPLD从所述数据存储模块中，再次获取所述目标背板CPLD的CFM更新数据并作为标准数据；
[0036]所述主板CPLD在确定所述待校验数据与所述标准数据一致的情况下，通过所述第一串行通信线路，向所述目标背板CPLD发送所述目标数据。
[0037]在一种可选的实施方式中，所述数据存储模块中保存有各所述背板CPLD的CFM更新数据和各所述背板CPLD的更新数据存放地址；所述主板CPLD从所述数据存储模块中，获
取所述目标背板CPLD的CFM更新数据，包括：
[0038]所述主板CPLD从所述数据存储模块中，获取各所述背板CPLD的更新数据存放地址；
[0039]所述主板CPLD从各所述背板CPLD的更新数据存放地址中，确定所述目标背板CPLD的更新数据存放地址；
[0040]所述主板CPLD根据所述目标背板CPLD的更新数据存放地址，从所述数据存储模块中获取所述目标背板的CFM更新数据。
[0041]第二方面，本专利技术提出一种背板CPLD配置电路，所述电路包括至少一个背板CPLD上的配置闪存模块CFM、主板CPLD和数据存储模块；其中，所述主板CPLD与每个所述CFM之间均通过串行通信线路连接；
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【技术保护点】

【技术特征摘要】
1.一种背板CPLD配置电路上的CFM更新方法，其特征在于，所述电路包括至少一个背板CPLD上的配置闪存模块CFM、主板CPLD和数据存储模块；其中，所述主板CPLD与每个所述CFM之间均通过串行通信线路连接；所述方法包括：所述主板CPLD在接收到CFM更新触发指令时，从所述至少一个背板CPLD中确定出目标背板CPLD；所述主板CPLD从所述数据存储模块中，获取所述目标背板CPLD的CFM更新数据；所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，所述CFM更新数据用于更新所述目标背板CPLD上的CFM数据。2.根据权利要求1所述的方法，其特征在于，每个所述串行通信线路均为串行外设接口SPI线路；每个所述SPI线路均包括：时钟信号线路、数据输出线路和片选线路；其中：所述时钟信号线路用于在所述主板CPLD与所述CFM之间建立同步通信；所述片选线路用于触发所述CFM进入工作状态；所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，包括：所述主板CPLD通过第一片选线路，向所述目标背板CPLD发送片选信号，所述片选信号用于触发所述目标背板CPLD上的CFM进入工作状态；所述主板CPLD通过第一时钟信号线路，向所述目标背板CPLD发送时钟信号，所述时钟信号用于在所述目标背板CPLD上的CFM与所述主板CPLD之间建立同步通信；所述主板CPLD基于所述时钟信号在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据，以使所述目标背板CPLD上的CFM基于所述时钟信号同步接收所述CFM更新数据。3.根据权利要求2所述的方法，其特征在于，所述主板CPLD包括时钟线路管脚、数据输出管脚和至少一个片选管脚，每个所述CFM均包括时钟线路管脚、数据接收管脚和片选管脚；其中：每个所述时钟信号线路的一端均与所述主板CPLD的时钟线路管脚连接，所有所述时钟信号线路的另一端与所有所述CFM的时钟线路管脚之间一一对应连接；每个所述数据输出线路的一端均与所述主板CPLD的数据输出管脚连接，所有所述数据输出线路的另一端与所有所述CFM的数据接收管脚之间一一对应连接；所有所述片选线路的一端与所述至少一个片选管脚之间一一对应连接，所有所述片选线路的另一端与所有所述CFM的片选管脚之间一一对应连接。4.根据权利要求3所述的方法，其特征在于，所述主板CPLD通过第一时钟信号线路，向所述目标背板CPLD发送时钟信号，包括：所述主板CPLD通过在各所述时钟信号线路上输出所述时钟信号，向所述目标背板CPLD发送所述时钟信号；所述主板CPLD基于所述时钟信号在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据，包括：所述主板CPLD基于所述时钟信号，在各所述数据输出线路上输出所述CFM更新数据，以向所述目标背板CPLD发送所述CFM更新数据。5.根据权利要求2所述的方法，其特征在于，每个所述SPI线路均还包括数据接收线路；
所述主板CPLD包括数据接收管脚，每个所述CFM均包括数据输出管脚；其中，每个所述数据接收线路的一端均与所述主板CPLD的数据接收管脚连接，所有所述数据接收线路的另一端与所有所述CFM的数据输出管脚之间一一对应连接。6.根据权利要求5所述的方法，其特征在于，在所述在第一数据输出线路上向所述目标背板CPLD发送所述CFM更新数据之后，所述方法还包括：所述主板CPLD通过所述第一数据接收线路，接收来自所述目标背板CPLD的CFM更新后数据；所述主板CPLD比对所述CFM更新后数据与所述CFM更新数据是否一致，得到比对结果；所述主板CPLD根据比对结果，确定更新结果。7.根据权利要求6所述的方法，其特征在于，所述主板CPLD根据比对结果，确定更新结果，包括：在比对结果为一致时，所述主板CPLD确定所述更新结果为更新成功；在比对结果为不一致时，所述主板CPLD确定所述更新结果为更新失败。8.根据权利要求1所述的方法，其特征在于，所述主板CPLD通过第一串行通信线路向所述目标背板CPLD发送所述CFM更新数据，包括：所述主板CPLD将所述CFM更新数据作为待校验数据；所述主板CPLD从所述数据存储模块中，再次获取所述目标背板CPLD的CFM更新数据并作为标准数据；所述主板CPLD在确定所述待校验数据与所述标准数据一致的情况下，通过所述第一串行通信线路，向所述目标背板CPLD发送所述目标数据。9.根据权利要求1所述的方法，其特征在于，所述数据存储模块中保存有...

【专利技术属性】
技术研发人员：謝武志，陈正川，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：