用于求解偏微分方程的处理元件、相关装置和方法制造方法及图纸

本发明专利技术公开了一种用于求解偏微分方程的处理元件、相关装置和方法。所述相关装置包括硬件加速器，所述硬件加速器包括：输入微元存储器、输出微元存储器、处理元件阵列、左部分和输入存储器、左部分和输出存储器、右部分和输入存储器、右部分和输出存储器和权值存储器。本发明专利技术提供的处理元件、相关装置和方法，能够显著减少数据搬运，从而提升了相应执行硬件的性能、降低了执行运算的能效。降低了执行运算的能效。降低了执行运算的能效。

【技术实现步骤摘要】
用于求解偏微分方程的处理元件、相关装置和方法


[0001]本专利技术涉及计算机硬件和偏微分方程
，更具体的说是涉及用于求解偏微分方程的处理元件、相关装置和方法。

技术介绍

[0002]目偏微分方程广泛地应用于数学、物理及工程技术中，例如流体力学、热力学、电磁学、金融学等。
[0003]大部分偏微分方程没有解析解，而是通常采用数值方法来求解，例如利用有限差分法来求取数值解（如图1示出了利用雅克比算法进行有限差分法迭代的过程）。这一求解过程通常涉及大量的计算，其执行运算所需的能耗较大、相应的执行硬件性能也较差。
[0004]因此，在求解偏微分方程时，如何降低执行运算所需的能耗、提升相应执行硬件的性能是本领域技术人员亟需解决的问题。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种用于求解偏微分方程的处理元件、相关装置和方法，其在求解偏微分方程时可以降低执行运算所需的能耗，提高相应执行硬件的性能。
[0006]为了实现上述目的，本专利技术采用如下技术方案：
[0007]一种求解偏微分方程的处理元件，包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第一权值寄存器、第二权值寄存器、第三权值寄存器、第四权值寄存器、第一乘法器、第二乘法器、第三乘法器、第四乘法器、第一加法器、第二加法器、输入微元接口、输出微元接口、左部分和输入接口、右部分和输入接口、左部分和输出接口、右部分和输出接口和权值输入接口；
[0008]输入微元接口依次通过第一乘法器、第一加法器与第三寄存器相连；
[0009]输入微元接口依次通过第一寄存器、第二寄存器、第二乘法器、第一加法器和第三寄存器相连；
[0010]第一权值寄存器依次通过第一乘法器、第一加法器和第三寄存器相连；
[0011]第二权值寄存器依次通过第二乘法器、第一加法器与第三寄存器相连；
[0012]第三寄存器、左部分和输入接口以及右部分和输入接口均依次通过第二加法器、第六寄存器和输出微元接口相连；
[0013]输入微元接口依次通过第一寄存器、第三乘法器、第四寄存器和左部分和输出接口相连；
[0014]输入微元接口依次通过第一寄存器、第四乘法器、第五寄存器和右部分和输出接口相连；
[0015]第三权值寄存器依次通过第三乘法器、第四寄存器和左部分和输出接口相连；
[0016]第四权值寄存器依次通过第四乘法器、第五寄存器和右部分和输出接口相连；
[0017]第一权值寄存器、第二权值寄存器、第三权值寄存器和第四权值寄存器均与权值
输入接口相连。
[0018]一种应用上述处理元件的单微元处理方法，包括以下步骤：
[0019]S1:通过权值输入接口读取第一权值、第二权值、第三权值和第四权值；并将所述第一权值存储于第一权值寄存器，所述第二权值存储于第二权值寄存器，所述第三权值存储于第三权值寄存器，所述第四权值存储于第四权值寄存器；
[0020]将第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器和第六寄存器中存储的数值均置为0；
[0021]S2:通过左部分和输入接口读取左部分和输入数据，并将所述左部分和输入数据发送至第二加法器；
[0022]通过右部分和输入接口读取右部分和输入数据，并将所述右部分和输入数据发送至第二加法器；
[0023]将第三寄存器中存储的数据发送至第二加法器；
[0024]第二加法器对所述左部分和输入数据、所述右部分和输入数据以及所述第三寄存器中存储的数据进行加法运算，获得第二加法运算结果，并将所述第二加法运算结果输出至第六寄存器；
[0025]S3：通过微元输入接口读取当前输入微元；
[0026]将当前输入微元和第一权值寄存器中存储的第一权值发送至第一乘法器进行乘法运算，获得第一乘法运算结果，并将所述第一乘法运算结果输出至第一加法器；
[0027]将第二寄存器中存储的数值和第二权值寄存器中存储的第二权值发送至第二乘法器进行乘法运算，获得第二乘法运算结果，并将第二乘法运算结果输出至第一加法器；
[0028]第一加法器对第一乘法运算结果和第二乘法运算结果进行加法运算，获得第一加法运算结果，并将第一加法运算结果输出至第三寄存器；
[0029]将第一寄存器中存储的数值和第三权值寄存器中存储的第三权值发送至第三乘法器进行乘法运算，获得第三乘法运算结果，并将所述第三乘法运算结果输出至第四寄存器；
[0030]将第一寄存器中存储的数值和第四权值寄存器中存储的第四权值发送至第四乘法器进行乘法运算，获得第四乘法运算结果，并将所述第四乘法运算结果输出至第五寄存器；
[0031]S4：将所述第一寄存器中存储的数值发送至第二寄存器进行存储；
[0032]将所述当前输入微元发送至第一寄存器进行存储；
[0033]S5：将第四寄存器中存储的第三乘法运算结果输出至左部分和输出接口；将第五寄存器中存储的第四乘法运算结果输出至右部分和输出接口；将第六寄存器中存储的第二加法运算结果输出至输出微元接口；
[0034]S6：判断是否所有微元都计算完成，若未完成，重复步骤S2
‑
S5，直至所有微元计算完成。
[0035]一种处理元件阵列，包括N个上述处理元件、处理元件阵列的左部分和输入接口、处理元件阵列的左部分和输出接口、处理元件阵列的右部分和输入接口以及处理元件阵列的右部分和输出接口；
[0036]第1个处理元件的左部分和输入接口与处理元件阵列的左部分和输入接口连接；
[0037]第1个处理元件的左部分和输出接口与处理元件阵列的左部分和输出接口连接；
[0038]第M个处理元件的左部分和输入接口与第M
‑
1个处理元件的右部分和输出接口连接；其中，2≤M≤N；
[0039]第P个处理元件的右部分和输入接口与第P+1个处理元件的左部分和输出接口连接，其中，1≤P≤N
‑
1；
[0040]第N个处理元件的右部分和输入接口与处理元件阵列的右部分和输入接口连接；
[0041]第N个处理元件的右部分和输出接口与处理元件阵列的右部分和输出接口连接。
[0042]优选的，所述处理元件阵列还包括处理元件阵列的权值输入接口；
[0043]N个处理元件的权值输入接口均与处理元件阵列的权值输入接口连接。
[0044]优选的，所述处理元件阵列还包括处理元件阵列的输入微元接口以及处理元件阵列的输出微元接口；
[0045]N个处理元件的输入微元接口均与处理元件阵列的输入微元接口连接；
[0046]N个处理元件的输出微元接口均与处理元件阵列的输出微元接口连接。
[0047]一种基于上述处理元件阵列的硬件加速器，包括：输入微元存储器、输出微元存储器、处理元件阵列、左部分和输入存储器、左部分和输出存储器、右部分和输入存储器、右部分和输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种求解偏微分方程的处理元件，其特征在于，包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第一权值寄存器、第二权值寄存器、第三权值寄存器、第四权值寄存器、第一乘法器、第二乘法器、第三乘法器、第四乘法器、第一加法器、第二加法器、输入微元接口、输出微元接口、左部分和输入接口、右部分和输入接口、左部分和输出接口、右部分和输出接口和权值输入接口；输入微元接口依次通过第一乘法器、第一加法器与第三寄存器相连；输入微元接口依次通过第一寄存器、第二寄存器、第二乘法器、第一加法器和第三寄存器相连；第一权值寄存器依次通过第一乘法器、第一加法器和第三寄存器相连；第二权值寄存器依次通过第二乘法器、第一加法器与第三寄存器相连；第三寄存器、左部分和输入接口以及右部分和输入接口均依次通过第二加法器、第六寄存器和输出微元接口相连；输入微元接口依次通过第一寄存器、第三乘法器、第四寄存器和左部分和输出接口相连；输入微元接口依次通过第一寄存器、第四乘法器、第五寄存器和右部分和输出接口相连；第三权值寄存器依次通过第三乘法器、第四寄存器和左部分和输出接口相连；第四权值寄存器依次通过第四乘法器、第五寄存器和右部分和输出接口相连；第一权值寄存器、第二权值寄存器、第三权值寄存器和第四权值寄存器均与权值输入接口相连。2.一种应用权利要求1处理元件的单微元处理方法，其特征在于，包括以下步骤：S1:通过权值输入接口读取第一权值、第二权值、第三权值和第四权值；并将所述第一权值存储于第一权值寄存器，所述第二权值存储于第二权值寄存器，所述第三权值存储于第三权值寄存器，所述第四权值存储于第四权值寄存器；将第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器和第六寄存器中存储的数值均置为0；S2:通过左部分和输入接口读取左部分和输入数据，并将所述左部分和输入数据发送至第二加法器；通过右部分和输入接口读取右部分和输入数据，并将所述右部分和输入数据发送至第二加法器；将第三寄存器中存储的数据发送至第二加法器；第二加法器对所述左部分和输入数据、所述右部分和输入数据以及所述第三寄存器中存储的数据进行加法运算，获得第二加法运算结果，并将所述第二加法运算结果输出至第六寄存器；S3：通过微元输入接口读取当前输入微元；将当前输入微元和第一权值寄存器中存储的第一权值发送至第一乘法器进行乘法运算，获得第一乘法运算结果，并将所述第一乘法运算结果输出至第一加法器；将第二寄存器中存储的数值和第二权值寄存器中存储的第二权值发送至第二乘法器进行乘法运算，获得第二乘法运算结果，并将第二乘法运算结果输出至第一加法器；
第一加法器对第一乘法运算结果和第二乘法运算结果进行加法运算，获得第一加法运算结果，并将第一加法运算结果输出至第三寄存器；将第一寄存器中存储的数值和第三权值寄存器中存储的第三权值发送至第三乘法器进行乘法运算，获得第三乘法运算结果，并将所述第三乘法运算结果输出至第四寄存器；将第一寄存器中存储的数值和第四权值寄存器中存储的第四权值发送至第四乘法器进行乘法运算，获得第四乘法运算结果，并将所述第四乘法运算结果输出至第五寄存器；S4：将所述第一寄存器中存储的数值发送至第二寄存器进行存储；将所述当前输入微元发送至第一寄存器进行存储；S5：将第四寄存器中存储的第三乘法运算结果输出至左部分和输出接口；将第五寄存器中存储的第四乘法运算结果输出至右部分和输出接口；将第六寄存器中存储的第二加法运算结果输出至输出微元接口；S6：判断是否所有微元都计算完成，若未完成，重复步骤S2
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S5，直至所有微元计算完成。3.一种处理元件阵列，其特征在于：包括N个权利要求1所述的处理元件、处理元件阵列的左部分和输入接口、处理元件阵列的左部分和输出接口、处理元件阵列的右部分和输入接口以及处理元件阵列的右部分和输出接口；第1个处理元件的左部分和输入接口与处理元件阵列的左部分和输入接口连接；第1个处理元件的左部分和输出接口与处理元件阵列的左部分和输出接口连接；第M个处理元件的左部分和输入接口与第M
‑
1个处理元件的右部分和输出接口连接；其中，2≤M≤N；第P个处理元件的右部分和输入接口与第P+1个处理元件的左部分和输出接口连接，其中，1≤P≤N
‑
1；第N个处理元件的右部分和输入接口与处理元件阵列的右部分和输入接口连接；第N个处理元件的右部分和输出接口与处理元件阵列的右部分和输出接口连接。4.根据权利要求3所述的处理元件阵列，其特征在于：还包括处理元件阵列的权值输入接口；N个处理元件的权值输入接口均与处理元件阵列的权值输入接口连接。5.根据权利要求4所述的处理元件阵列，其特征在于：还包括处理元件阵列的输入微元接口以及处理元件阵列的输出微元接口；N个处理元件的输入微元接口均与处理元件阵列的输入微元接口连接；N个处理元件的输出微元接口均与处理元件阵列的输出微元接口连接。6.一种基于权利要求5处理元件阵列的硬件加速器，其特征在于，包括：输入微元存储器、输出微元存储器、处理元件阵列、左部分和输入存储器、左部分和输出存储器、右部分和输入存储器、右部分和输出存储器和权值存储器：处理元件阵列的输入微元接口与输入微元存储器连接，用于读取输入微元存储器中存储的输入微元；处理元件阵列的输出微元接口与输出微元存储器连接，用于将处理元件阵列中各个处理元件的输出微元数据存储到输出微元存储器；处理元件阵列的左部分和输入接口与左部分和输入存储器连接，用于读取左部分和输
入存储器中存储的左部分和输入数据；处理元件阵列的左部分和输出接口与左部分和输出存储器连接，用于将处理元件阵列的左部分和输出数据存储到左部分和输出存储器；处理元件阵列的右部分和输入接口与右部分和输入存储器连接，用于读取右部分和输入存储器中存储的右部分和输入数据；处理元件阵列的右部分和输出接口与右部分和输出存储器连接，用于将处理元件阵列的右部分和输出数据存储到右部分和输出存储器；处理元件阵列的权值输入接口与权值存储器连接，用于读取权值存储器中存储的权值。7.一种微元组处理方法，该微元组处理方法基于权利要求6所述的硬件加速器实现，其特征在于，包括以下步骤：步骤a：将外部存储的左部分和输入数据载入至左部分和输入存储器，并在左部分和输入存储器的最前面填充两个0值，外部存储的右部分和输入数据载入至右部分和输入存储器，并在右部分和输入存储器的最前面填充两个0值，外部存储的权值载入至权值存储器，外部存储的输入微元载入至输入微元存储器；步骤b，处理元件阵列通过其权值输入接口读取权值存储器中存储的第一权值、第二权值、第三权值和第四权值，并将第一权值存储至每个处理元件的第一权值寄存器；第二权值存储至每个处理元件的第二权值寄存器；第三权值存储至每个处理元件的第三权值寄存器；第四权值存储至每个处理元件的第四权值寄存器；将每个处理元件的第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器和第六寄存器中存储的数值均置为0；步骤c：包括步骤c1和步骤c2：步骤c1：第1个处理元件通过其左部分和输入接口读取外部载入的左部分和输入数据的第一个数据；第N个处理元件通过其右部分和输入接口读取外部载入的右部分和输入数据的第一个数据；第M个处理元件通过其左部分和输入接口读取第M
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1个处理元件的右部分和输出数据；其中，2≤M≤N；第...

【专利技术属性】
技术研发人员：李家军，邓岳，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：