PCIE应用中低延时数据路径的自主进入及退出制造技术

本公开涉及PCIe应用中低延时数据路径的自主进入及退出。PCIe重定时器包含具有低延时模式进入及退出值的只读供应商寄存器。带内低延时切换逻辑监测弹性缓冲器的输出是否有供应商寄存器的读取命令，且当此类读取命令被接收时，读取对应地址且基于读取操作的回传值使多路复用器在链路训练数据路径与低延时数据路径之间切换。读取命令且因此数据路径切换的控制完全在带内处置。所述读取操作的回传值指示模式切换到根联合体的成功或失败。示模式切换到根联合体的成功或失败。示模式切换到根联合体的成功或失败。

【技术实现步骤摘要】
PCIE应用中低延时数据路径的自主进入及退出


[0001]本文中公开的专利技术概念的实施例大体上针对重定时器，且更特定来说，针对具有带内低延时切换的PCIe重定时器。

技术介绍

[0002]在外围组件接口快速(PCIe)总线通过连接器传递到缆线或印刷电路板(PCB)(即，中平面或后平面布局)的情况下，互连件及PCB/缆线变化造成不连续，且那些不连续产生反应且增加使PCIe信号降级的符号间干扰。在无有源电路系统的情况下，接收器可能无法读取经降级信号。PCIe基本规格允许串联实施高达两个重定时器(再生PCIe信号的有源电路系统)以扩展物理总线的范围。
[0003]重定时器需要具有完整的PCIe物理层堆叠，以在链路训练期间完全参与并操纵有序集中的位。周游物理层堆叠的传入分组在遍历传输器侧编码、加扰及并行到串行逻辑之前首先遍历接收器侧串行到并行逻辑、解扰器、解码、弹性缓冲器、对准解码器抗扭斜缓冲器及其它接收器逻辑。针对通过单个重定时器在60到100纳秒范围内的往返延时，现存PCIe重定时器针对在每一方向上流动通过重定时器的业务具有在30到50纳秒范围内的单向延时。在具有两个重定时器的系统中，往返延时可多达120到200纳秒。一些应用看到由于延时增加而致的性能降级。

技术实现思路

[0004]一方面，本文中公开的专利技术概念的实施例针对一种具有具低延时模式进入及退出值的只读供应商寄存器的PCIe重定时器。带内低延时切换逻辑监测弹性缓冲器的输出是否有供应商寄存器的读取命令，且当此类读取命令被接收时，读取对应地址且基于读取操作的回传值使多路复用器在链路训练数据路径与低延时数据路径之间切换。读取命令且因此数据路径切换的控制完全在带内处置。
[0005]另一方面，所述读取操作的回传值指示模式切换到根联合体的成功或失败。
[0006]应理解，前述一般描述及以下详细描述仅是示范性及解释性的，且不应限制权利要求的范围。并入本说明书中且构成本说明书的一部分的附图说明本文中公开的专利技术概念的示范性实施例且与一般描述一起用于解释原理。
附图说明
[0007]所属领域的技术人员通过参考附图可更佳理解本文中公开的专利技术概念的实施例的众多优点，其中：
[0008]图1A展示重定时器数据路径的框图；
[0009]图1B展示适用于示范性实施例的PCIe重定时器的透视环境视图；
[0010]图2展示具有0个、1个或2个重定时器的链路通路；及
[0011]图3展示根据本公开的示范性实施例的重定时器数据路径的框图。
具体实施方式
[0012]在详细解释本文中公开的专利技术概念的至少一个实施例之前，应理解，专利技术概念不应将其应用限于以下描述中陈述或图式中说明的组件或步骤或方法学的构造细节及布置。在本专利技术概念的实施例的以下详细描述中，陈述众多特定细节以便提供专利技术概念的更详尽理解。然而，受益于本公开的所属领域的一般技术人员将明白，可无需这些特定细节来实践本文中公开的专利技术概念。在其它例子中，可以不详细描述众所周知的特征以避免不必要地使本公开复杂。本文中公开的专利技术概念具其它实施例的能力，或能够以各种方式实践或实行。而且，应理解，本文中采用的措辞及术语是出于描述目的，且不应被认为具限制性。
[0013]如本文中使用，参考数字后面的字母希望引用可与先前描述的具有相同参考数字的元件或特征类似但不一定相同的特征或元件的实施例(例如1、1a、1b)。此类速记符号仅用于方便目的，且除非明确说明相反，否则不应解释为以任何方式限制本文中公开的专利技术概念。
[0014]此外，除非明确说明相反，否则“或”是指包含性或且不是指排他性或。举例来说，条件A或B通过以下中的任一者满足：A是真(或存在)且B是假(或不存在)、A是假(或不存在)且B是真(或存在)、及A及B两者都是真(或存在)。
[0015]另外，“一”或“一个”的使用用于描述本专利技术概念的实施例的元件及组件。这样做只是为了方便且给出专利技术概念的一般意义，且除非很明显其意思是相反的，否则“一”及“一个”希望包含一个或至少一个且单数还包含复数。
[0016]而且，虽然各个组件可被描绘为直接连接，但直接连接不是必需的。组件可与未说明或描述的中介组件进行数据通信。
[0017]最后，如本文中使用，对“一个实施例”或“一些实施例”的任何参考意味着与实施例相结合描述的特定元件、特征、结构或特性包含于本文中公开的专利技术概念的至少一个实施例中。短语“在一些实施例中”在本说明书各个地方中出现不一定全都指相同实施例，且所公开的专利技术概念的实施例可包含本文中明确描述或固有存在的特征中的一或多者，或两个或更多个此类特征的任何组合或子组合以及在本公开中可能不一定明确描述或固有存在的任何其它特征。
[0018]宽泛地讲，本文中公开的专利技术概念的实施例针对一种具有具低延时模式进入及退出值的带内只读供应商寄存器的PCIe重定时器。带内低延时切换逻辑监测弹性缓冲器的输出是否有供应商寄存器的读取命令，且当此类读取命令被接收时，读取对应地址且基于读取操作的回传值使多路复用器在链路训练数据路径与低延时数据路径之间切换。读取命令且因此数据路径切换的控制完全在带内处置。应了解，带内处置数据路径切换是指启动在链路训练数据路径与来自所述链路训练数据路径内的低延时数据之间切换的信号或数据分组。读取操作的回传值指示向根联合体、对接中央处理单元(CPU)及存储器子系统的PCIe阶层式元件的模式切换的成功或失败。
[0019]参考图1A及1B，展示重定时器数据路径的框图及重定时器的环境视图。现存重定时器包含接收器102以经由传输器118在两个装置(例如第一组件122及第二组件124，其各自具有PCIe接口)之间接收及传送数据。接收器102及传输器118经由第一数据路径耦合用于协议特定训练(例如链路训练)。协议特定训练使传输器118及接收器102能根据其间的链路的协议在两个装置之间传送数据。重定时器100在两个方向上接收信号、提取数字数据组
件及再生信号作为经单独训练的链路。因此，将消除噪声及其它缺点，例如抖动。
[0020]协议特定训练包括链路训练及初始化。此链路训练包括执行均衡程序，所述均衡程序产生传输器均衡系数以控制由传输器118执行的均衡，例如(举例来说)用于确定去加重及预冲的级别的光标系数。同样地，均衡程序产生接收器均衡系数用于呈连续时间线性均衡(CTLE)及决策反馈均衡(DFE)的形式的接收侧均衡。
[0021]在链路训练期间，来自接收器102的信号经由串行到并行逻辑104转换成并行数据或位寄存器。基于与数据相关联的协议，并行数据可经由对准/解码器/解扰器106经历位对准、解码及解扰。此外，由于数据被接收的速度，数据可能需要是非加扰的。而且，位可能需要被解码；例如，数据可能需要经历8b/10b解码或另一类型的解码。最后，对准/解码器/解扰器106可将数据位对准以确定位流中的符号何时开始。在至少一个实施例中，取决于协议，对准/解码器/解扰器106的一或多个功能可能本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIe重定时器，其包括：弹性缓冲器；链路训练及状态状态机；多路复用器；及切换逻辑，其与所述弹性缓冲器及所述多路复用器进行数据通信，所述切换逻辑包括：第一寄存器，其经配置有第一位值；第二寄存器，其经配置有第二位值；及处理逻辑，其经配置以：识别来自所述弹性缓冲器的读取信号，所述读取信号经配置以指示所述切换逻辑读取所述第一寄存器或所述第二寄存器中的一者；读取由所述读取信号指示的所述寄存器；及取决于所述第一寄存器或第二寄存器中的哪一者被读取，将对应于所述第一位值或所述第二位值的信号施加到所述多路复用器，其中：所述第一位值将所述多路复用器置于利用所述链路训练及状态状态机的配置中；且所述第二位值将所述多路复用器置于绕过所述链路训练及状态状态机的配置中。2.根据权利要求1所述的PCIe重定时器，其中所述切换逻辑进一步包括：第一过载寄存器，其具有对应于所述第一寄存器的寄存器地址；及第二过载寄存器，其具有对应于所述第二寄存器的寄存器地址。3.根据权利要求1所述的PCIe重定时器，其中所述处理逻辑进一步经配置以：从上游组件接收指示所述PCIe重定时器进入低延时模式的信号；及用所述接收到的信号填入所述弹性缓冲器以指示所述切换逻辑将所述多路复用器置于所述绕过所述链路训练及状态状态机的配置中。4.根据权利要求3所述的PCIe重定时器，其中所述接收到的信号包括通道裕度读取命令。5.根据权利要求1所述的PCIe重定时器，其中所述处理逻辑进一步经配置以基于将所述信号施加到所述多路复用器的成功或失败将回传代码回传到根联合体。6.根据权利要求1所述的PCIe重定时器，其中所述处理逻辑进一步经配置以：当所述多路复用器处于低延时模式中时，连续监测所述弹性缓冲器是否有读取信号；识别经配置以指示所述切换逻辑读取所述第一寄存器的读取信号；及将对应于所述第一位值的信号施加到所述多路复用器，其中所述读取信号完全在带内递送。7.根据权利要求1所述的PCIe重定时器，其中到所述多路复用器的所述信号包括当读取对应于供应商地址信号的供应商地址时回传的读取值。8.一种PCIe装置，其包括：接收器；传输器；及PCIe重定时器，其包括：弹性缓冲器；
链路训练及状态状态机；多路复用器；及切换逻辑，其与所述弹性缓冲器及所述多路复用器进行数据通信，所述切换逻辑包括：第一寄存器，其经配置有第一位值；第二寄存器，其经配置有第二位值；及处理逻辑，其经配置以：经由所述接收器接收低延时模式进入/退出信号；用所述低延时模式进入/退出信号填入所述弹性缓冲器；识别来自所述弹性缓冲器的低延时模式进入/退出信号，所述低延时模式进入/退出信号经配置以指示所述切换逻辑读取所述第一寄存器或所述第二寄存器中的一者；读取由所述低延时模式进入/退出信号指示的寄存器；基于所述低延时模式进入/退出，将对应于所述第一位值或所述第二位值的信号施加到所述多路复用器，其中：所述第一位值将所述多路复用器置于利用所述链路训练及状态状态机的配置中；且所述第二位值将所述多路复用器置于利用将所述接收器直接链接到所述传输器的低延时数据路径的配置中。...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：