存储系统以及存储系统的处理方法技术方案

提供能够降低成本的存储系统以及存储系统的处理方法。实施方式的存储系统(1)包括基板(Sub1)、设置在基板(Sub1)上的存储控制器(P2)、设置在基板(Sub1)上的连接器(80)以及构成为能够相对于连接器80进行拆装的存储器件(P1)。(P1)。(P1)。

【技术实现步骤摘要】
存储系统以及存储系统的处理方法
[0001]本申请享受以日本特许申请2022－031020号(申请日：2022年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及存储系统以及存储系统的处理方法。

技术介绍

[0003]生产以及提供了包含NAND闪速存储器的存储系统。

技术实现思路

[0004]提供能够降低成本的存储系统以及存储系统的处理方法。
[0005]实施方式的存储系统包括：基板；存储控制器，其设置在所述基板上；连接器，其设置在所述基板上；存储器件，其构成为能够相对于所述连接器进行拆装。
附图说明
[0006]图1是表示实施方式的存储系统的构成例的框图。
[0007]图2是表示实施方式的存储系统的构成例的电路图。
[0008]图3是表示实施方式的存储系统的构成例的剖视图。
[0009]图4是表示实施方式的存储系统的构成例的剖视图。
[0010]图5是表示存储单元的阈值电压与数据的关系的图。
[0011]图6是表示实施方式的存储系统的构成例的图。
[0012]图7是表示实施方式的存储系统的构成例的图。
[0013]图8是表示实施方式的存储系统的构成例的图。
[0014]图9是表示用于实施方式的存储系统的处理的装置的图。
[0015]图10是表示实施方式的存储系统的处理方法的流程图。
[0016]图11是用于对实施方式的存储系统的处理方法进行说明的图。
[0017]图12是表示实施方式的存储系统的应用例的图。
[0018]标号说明
[0019]1：存储系统；9：恢复处理装置；100：NAND闪速存储器；MT：存储单元；Sub：模块基板；80：连接器。
具体实施方式
[0020]以下，参照附图对本实施方式进行详细的说明。在以下的说明中，对具有相同的功能和结构的要素赋予同一标号。
[0021]另外，在以下的各实施方式中，在被标记了在末尾伴随有用于区别化的数字/英文字母的参照标号的构成要素(例如电路、布线、各种的电压以及信号等)也可以不相互进行
区别的情况下，使用省略了末尾的数字/英文字母的记载(参照标号)。
[0022][实施方式][0023]参照图1～图12对实施方式的存储系统进行说明。
[0024](1)构成例
[0025]图1是用于对本实施方式的存储系统1的构成例进行说明的框图。
[0026]如图1所示，实施方式的存储系统1经由主机总线而连接于主机设备5。实施方式的存储系统1能够由主机设备5请求数据的写入、数据的读出以及数据的擦除。
[0027]主机设备5例如为个人计算机或者服务器等。主机总线例如是基于了SDTM接口、SAS(Serial attached SCSI(small computer system interface))、SATA(SerialATA(advanced technology attachment))、PCIe(Peripheral component interconnect express)或者NVMe(Non
‑
volatile memory express)等的接口标准的总线。此外，存储系统1也可以通过无线通信而连接于主机设备5。
[0028]本实施方式的存储系统1包括NAND闪速存储器100和存储控制器200。例如，存储系统1为SSD(Solid state drive，固态硬盘驱动器)、存储卡、USB存储器等。
[0029]存储控制器200与NAND闪速存储器100电结合。存储控制器200向NAND闪速存储器100发送命令CMD、地址信息ADD以及多个控制信号。
[0030]NAND闪速存储器100为实施方式的存储器件的一个例子。NAND闪速存储器100为非易失性半导体存储器件。例如，NAND闪速存储器100为多个半导体芯片的集合。
[0031]NAND闪速存储器100接受命令CMD、地址信息ADD以及多个控制信号。在NAND闪速存储器100和存储控制器200之间进行数据DT的传送。在以下中，在写入时序时从存储控制器200传送至NAND闪速存储器100的数据DT被称为写入数据。写入数据DT被写入到NAND闪速存储器100内。在读出时序时从NAND闪速存储器100传送至存储控制器200的数据DT被称为读出数据。从NAND闪速存储器100进行读出数据DT的读出。
[0032]NAND闪速存储器100例如包括存储单元阵列110、命令寄存器120、地址寄存器130、行控制电路140、感测放大器电路150、驱动器电路160、电压生成电路170、输入输出电路180以及定序器190。
[0033]存储单元阵列110存储数据。在存储单元阵列110内设置有多条位线和多条字线。存储单元阵列110包括多个块BLK(BLK0、BLK1、
……
、BLKk－1)。K为2以上的自然数。块BLK为多个存储单元的集合。各存储单元与一条位线和一条字线相关联。存储单元阵列110包括用于对存储单元阵列110内的控制单位进行选择的多条选择栅极线。
[0034]例如，多个块BLK中的某个数的特定块BLK存储用于NAND闪速存储器100的动作的设定信息和管理信息、与NAND闪速存储器100的状态/状况有关的信息AN等的信息INF。在以下中，这些信息INF也被称为ROM信息INF。存储ROM信息INF的块BLK也被称为ROM块。
[0035]对于存储单元阵列110的内部结构，将在后面进行描述。
[0036]命令寄存器120保持来自存储控制器200的命令CMD。命令CMD例如为包括使定序器190执行读出时序、写入时序以及擦除时序等的命令的信号。
[0037]地址寄存器130保持来自存储控制器200的地址信息(选择地址)ADD。地址信息ADD例如包括块地址、页地址(字线地址)以及列地址等。块地址、页地址以及列地址分别被使用于块BLK、字线、选择栅极线以及位线的选择。在以下中，基于块地址选择了的块被称为选择
块。基于页地址选择了的字线被称为选择字线。
[0038]行控制电路140对与存储单元阵列110的行有关的动作进行控制。行控制电路140基于地址寄存器130内的块地址，对存储单元阵列110内的一个块BLK进行选择。行控制电路140例如向选择块内的选择字线传输被施加于与选择字线对应的布线的电压。行控制电路140基于地址信息ADD，对选择栅极线的选择和非选择进行控制。行控制电路140包括块译码器、字线译码器、选择栅极线译码器以及开关电路等。
[0039]感测放大器电路150对与存储单元阵列110的列有关的动作进行控制。感测放大器电路150在写入时序中，根据来自存储控制器200的写入数据DT，对设置在存储单元阵列110内的位线分别施加电压。感测放本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储系统，具备：基板；存储控制器，其设置在所述基板上；连接器，其设置在所述基板上；以及存储器件，其构成为经由所述连接器而与所述存储控制器进行通信，能够相对于所述连接器进行拆装。2.根据权利要求1所述的存储系统，所述存储器件为NAND闪速存储器。3.根据权利要求1或者2所述的存储系统，所述存储器件具有球栅阵列结构即BGA结构，所述连接器包括插座，所述插座构成为能够相对于所述BGA结构进行拆装、且与所述BGA结构电连接。4.一种存储系统，具备：基板，其包括第1部分和第2部分，所述第1部分包括第1连接器，所述第2部分包括构成为能够相对于所述第1连接器进行拆装的第2连接器；存储控制器，其设置在所述第1部分上；以及存储器件，其设置在所述第2部分上，经由所述第1连接器以及所述第2连接器而与所述存储控制器进行通信。5.根据权利要求4所述的存储系统，所述存储器件为NAND闪速存储器。6.根据权利要求4或者5所述的存储系统，还具备设置在所述第2部分上的电子部件，所述电子部件的耐热性比所述存储控制器的耐热性高。7.一种存储系统的处理方法，包括：从存储系统的基板的连接器取下存储器件；从所述存储器件读出第1信息；对所述存储器件进行退火处理；对所述存储器件写入所述第1信息...

【专利技术属性】
技术研发人员：佐贯朋也，田中瞳，人见达郎，吉水康人，三浦正幸，大场义洋，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：