半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置及其制造方法。所述半导体装置包括：沟槽，其形成在衬底中；栅电介质层，其覆盖沟槽的侧壁和底表面；第一栅电极，其间隙填充在栅电介质层之上的沟槽的底部；第二栅电极，其在第一栅电极之上包括与第一栅电极相同的金属氮化物，并掺杂有低功函数调整元素；缓冲层，其覆盖第二栅电极的顶表面和暴露在第二栅电极之上的栅电介质层；以及覆盖层，其间隙填充在缓冲层之上的沟槽的另一部分。分。分。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年3月10日提交的韩国专利申请第10
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2022
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0029939的优先权，其全部内容通过引用合并入本文中。


[0003]本专利技术的实施例总体上涉及一种半导体装置和制造该半导体装置的方法，更具体地说，涉及一种包括掩埋栅的半导体装置和制造该半导体装置的方法。

技术介绍

[0004]随着电子工业的高度发展，对高度集成的半导体装置的需求也在增加。这就产生了新的挑战，如用于限定精细图案的曝光工艺的工艺余量减小，使得制造半导体装置的难度越来越大。此外，随着电子工业的发展，对高速半导体装置的需求也在增加。目前正在进行各种研究，以满足对半导体装置的高集成度和/或高速度的要求。

技术实现思路

[0005]本专利技术的实施例涉及一种具有改进的电气特性的半导体装置和制造该半导体装置的方法。
[0006]根据本专利技术的一个实施例，一种半导体装置包括：沟槽，其形成在衬底中；栅电介质层，其覆盖所述沟槽的侧壁和底表面；第一栅电极，其在所述栅电介质层之上间隙填充所述沟槽的底部；第二栅电极，其在所述第一栅电极之上包括与所述第一栅电极相同的金属氮化物，并且掺杂有低功函数调整元素；缓冲层，其覆盖所述第二栅电极的顶表面和暴露在所述第二栅电极之上的栅电介质层；以及覆盖层，其在所述缓冲层之上间隙填充所述沟槽的其它部分。
[0007]根据本专利技术的另一个实施例，一种用于制造半导体装置的方法包括：在衬底中形成沟槽；形成覆盖所述沟槽的侧壁和底表面的栅电介质层；在所述栅电介质层之上形成间隙填充所述沟槽的底部的第一栅电极；在所述第一栅电极之上形成包括与所述第一栅电极相同的金属氮化物的第二栅电极；形成覆盖所述第二栅电极的顶表面和暴露在所述第二栅电极之上的栅电介质层的缓冲层；利用低功函数调整元素来掺杂所述第二栅电极；以及在所述缓冲层之上形成覆盖层，以间隙填充所述沟槽的其它部分。
[0008]对于本领域的普通技术人员来说，根据以下详细描述和附图，本专利技术的这些和其它特点和优点将是显然的。
附图说明
[0009]图1是图示根据本专利技术的实施例的半导体装置的平面图。
[0010]图2A是沿图1的线A
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A
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截取的剖视图。
[0011]图2B是沿图1的线B
‑
B
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截取的剖视图。
[0012]图3A至图3E是图示根据本专利技术的一个实施例的用于制造半导体装置的方法的剖视图。
[0013]图4A至图4C是图示根据本专利技术的另一个实施例的用于制造半导体装置的方法的剖视图。
具体实施方式
[0014]下面将参照附图更详细地描述本专利技术的实施例。然而，本专利技术可以以不同的形式实施，而不应解释为仅限于本文中阐述的实施例。确切地说，提供这些实施例使得本专利技术将充分和完整，并使本领域的技术人员全面理解本专利技术的范围。在整个公开中，相同的附图标记指的是本专利技术的各种附图和实施例中的相同部分。
[0015]附图不一定是按比例绘制的，并且在某些情况下，为了清楚地图示实施例的特征，可能对比例进行夸大处理。当第一层称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。
[0016]图1是图示根据本专利技术的实施例的半导体装置的平面图。图2A是沿图1的线A
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A
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截取的剖视图。图2B是沿图1的线B
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B
’
截取的剖视图。
[0017]参见图1、图2A和图2B，半导体装置100可以包括衬底101和嵌入在衬底101中的掩埋栅结构100G。半导体装置100可以是存储单元的一部分。例如，半导体装置100可以是动态随机存取存储器(DRAM)的存储单元的一部分。
[0018]衬底101可以是适用于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅，以及它们的组合，或者它们的多个层。衬底101可以包括其它半导体材料，例如锗。衬底10可以包括III/V族半导体衬底，例如，复合半导体衬底，如砷化镓(GaAs)。衬底101可以包括绝缘体上硅(silicon on insulator，SOI)衬底。
[0019]隔离层102和有源区103可以形成在衬底101中。有源区103可以由隔离层102限定。隔离层102可以是通过沟槽刻蚀形成的浅沟槽隔离区域(shallow trench isolation，STI)。隔离层102可以通过在浅沟槽(例如，隔离沟槽102T)中填充电介质材料形成。隔离层102可以包括例如，氧化硅、氮化硅或它们的组合。
[0020]参见图1，沟槽105可以形成在衬底101中。沟槽105可以通过利用硬掩模层104作为刻蚀阻挡并刻蚀衬底101来形成。在根据图1的实施例的平面图中，沟槽105可以具有沿一个方向延伸的线状。沟槽105可以具有与有源区103和隔离层102交叉的线状。从图2A中可以看出，沟槽105可以具有比隔离沟槽102T浅的深度。根据图2A的说明性实施例，沟槽105的底部可以大体上是平的，具有弯曲的边缘。在本专利技术的另一个实施例中，沟槽105的底部可以具有弧度。沟槽105可以是形成有掩埋栅结构100G的空间，并且在本文中也称为栅沟槽105。
[0021]第一掺杂区112和第二掺杂区113可以形成在有源区103中。第一掺杂区112和第二掺杂区113可以是掺杂有导电掺杂剂的区域，导电掺杂剂如，磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区112和第二掺杂区113可以掺杂有相同导电类型的掺杂剂。第一掺杂区112和第二掺杂区113可以分别设置在有源区103中，与沟槽105的相对侧相邻，也就是说，第一掺杂区112形成为与沟槽105的第一侧相邻，第二掺杂区113形成为与沟槽105的第一侧相对
的第二侧相邻。在本专利技术的一个实施例中，一对沟槽105可以设置在一个有源区103中。在这种情况下，沟槽105的第一侧可以指示这对沟槽105的每一侧相互面对。第一掺杂区112和第二掺杂区113的底表面可以位于在距有源区103的顶表面预定的相同深度处。第一掺杂区112和第二掺杂区113的底表面可以位于高于沟槽105的底表面。第一掺杂区112可以称为“第一源极/漏极区”，而第二掺杂区113可以称为“第二源极/漏极区”。沟道可以通过掩埋栅结构100G限定在第一掺杂区112与第二掺杂区113之间。沟道可以沿着沟槽105的轮廓限定。
[0022]在图示的实施例中，沟槽105可以包括形成在有源区103中的第一沟槽T1和形成在隔离层102中的第二沟槽T2。沟槽105可以从第一沟槽T1连续延伸到第二沟槽T2。在沟槽105中，第一沟槽T1的底表面可以位于比第二沟槽T2的底表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：沟槽，其形成在衬底中；栅电介质层，其覆盖所述沟槽的侧壁和底表面；第一栅电极，其位于所述栅电介质层之上，间隙填充所述沟槽的底部；第二栅电极，其位于所述第一栅电极之上，包括与所述第一栅电极相同的金属氮化物，并且掺杂有低功函数调整元素；缓冲层，其覆盖所述第二栅电极的顶表面和暴露于所述第二栅电极之上的栅电介质层；以及覆盖层，其在所述缓冲层之上间隙填充所述沟槽。2.根据权利要求1所述的半导体装置，其中，所述缓冲层包括电介质材料。3.根据权利要求1所述的半导体装置，其中，所述缓冲层包括氮化硅。4.根据权利要求1所述的半导体装置，其中，所述缓冲层和所述覆盖层包括相同的材料。5.根据权利要求1所述的半导体装置，其中，所述第一栅电极和所述第二栅电极包括氮化钛。6.根据权利要求1所述的半导体装置，其中，所述低功函数调整元素包括镧。7.根据权利要求1所述的半导体装置，进一步包括：扩散阻挡层，其位于所述第一栅电极与所述第二栅电极之间。8.根据权利要求7所述的半导体装置，其中，所述扩散阻挡层包括具有比所述第一栅电极更致密的膜质的金属材料。9.根据权利要求7所述的半导体装置，其中，所述扩散阻挡层包括与所述第一栅电极和所述第二栅电极相同的金属氮化物。10.根据权利要求7所述的半导体装置，其中，所述扩散阻挡层包括通过物理气相沉积工艺形成的氮化钛。11.根据权利要求1所述的半导体装置，进一步包括：源极/漏极区，其形成在所述沟槽的两侧上所述衬底中。12.一种制造半导体装置的方法，包括：在衬底中形成沟槽；形成覆盖所述沟槽的侧壁和底表面的栅电介质层；在所述栅电介质层之...

【专利技术属性】
技术研发人员：金东洙，权世汉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：