半导体装置制造方法及图纸

公开了一种半导体装置。所述半导体装置包括：基底，包括基底上的N堆叠单元、缓冲单元和M堆叠单元，缓冲单元在N堆叠单元与M堆叠单元之间；有源图案，从N堆叠单元经由缓冲单元延伸到M堆叠单元；N堆叠沟道图案，在N堆叠单元的有源图案上；M堆叠沟道图案，在M堆叠单元的有源图案上；虚设沟道图案，在缓冲单元的有源图案上；N堆叠外延图案，在N堆叠沟道图案与虚设沟道图案之间；以及M堆叠外延图案，在M堆叠沟道图案与虚设沟道图案之间。N堆叠沟道图案包括堆叠的N个半导体图案。M堆叠沟道图案包括堆叠的M个半导体图案。N和M中的每个是2或更大的整数，并且M大于N。并且M大于N。并且M大于N。

【技术实现步骤摘要】
半导体装置
[0001]该专利申请要求分别于2022年3月11日和2022年6月28日在韩国知识产权局提交的第10
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2022
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0030806号韩国专利申请和第10
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2022
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0079221号韩国专利申请的优先权，每个韩国专利申请的全部内容通过引用包含于此。


[0002]本公开涉及半导体装置和制造半导体装置的方法。

技术介绍

[0003]半导体装置可包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的尺寸和设计规则已经减小，MOSFET已经成比例减小。半导体装置的操作特性会由于MOSFET尺寸的减小而劣化。因此，已经研究了用于形成具有优异性能同时克服因高集成度引起的限制的半导体装置的各种方法。

技术实现思路

[0004]专利技术构思的实施例可提供具有改善的电特性的低功率半导体装置。
[0005]专利技术构思的实施例还可提供制造具有改善的电特性的低功率半导体装置的方法。
[0006]在一个方面，一种半导体装置可包括：基底，包括N堆叠单元区域、缓冲单元区域和M堆叠单元区域，其中，缓冲单元区域在N堆叠单元区域与M堆叠单元区域之间；有源图案，从N堆叠单元区域上的N堆叠单元经由缓冲单元区域上的缓冲单元延伸到M堆叠单元区域上的M堆叠单元；N堆叠沟道图案，在N堆叠单元中的有源图案的第一部分上；M堆叠沟道图案，在M堆叠单元中的有源图案的第二部分上；虚设沟道图案，在缓冲单元中的有源图案的第三部分上；N堆叠外延图案，在N堆叠沟道图案与虚设沟道图案之间；以及M堆叠外延图案，在M堆叠沟道图案与虚设沟道图案之间。N堆叠沟道图案可包括堆叠的N个半导体图案。M堆叠沟道图案可包括堆叠的M个半导体图案。N和M中的每个可以是2或更大的整数，并且M可大于N。N堆叠外延图案的底表面可低于M堆叠外延图案的底表面。
[0007]在一个方面，一种半导体装置可包括：第一电力互连线和第二电力互连线，在基底上；以及N堆叠单元、缓冲单元和M堆叠单元，在第一电力互连线与第二电力互连线之间的单元块中。N堆叠单元可包括包含N个纳米片的第一环栅场效应晶体管(GAAFET)。M堆叠单元可包括包含M个纳米片的第二GAAFET。N和M中的每个可以是2或更大的整数，并且M可大于N。缓冲单元可在N堆叠单元与M堆叠单元之间。在缓冲单元中，N个纳米片过渡到M个纳米片。
[0008]在一个方面，一种半导体装置可包括：基底，包括在第一方向上彼此间隔开的第一有源图案和第二有源图案；器件隔离层，在第一有源图案与第二有源图案之间的沟槽中；N堆叠沟道图案，在第一有源图案上，N堆叠沟道图案包括彼此间隔开并垂直堆叠的N个半导体图案；M堆叠沟道图案，在第二有源图案上，M堆叠沟道图案包括彼此间隔开并垂直堆叠的M个半导体图案；N堆叠栅电极，在N堆叠沟道图案上，N堆叠栅电极围绕所述N个半导体图案中的每个的顶表面、底表面和背对的侧壁；M堆叠栅电极，在M堆叠沟道图案上，M堆叠栅电极
围绕所述M个半导体图案中的每个的顶表面、底表面和背对的侧壁；以及栅极切割图案，在N堆叠栅电极与M堆叠栅电极之间。N和M中的每个可以是2或更大的整数，并且M可大于N。栅极切割图案在第一方向上位于N堆叠栅电极与M堆叠栅电极之间。N堆叠沟道图案在第一方向上的宽度可不同于M堆叠沟道图案在第一方向上的宽度。
[0009]在一个方面，一种制造半导体装置的方法可包括：在基底上形成堆叠图案，基底包括N堆叠单元区域、缓冲单元区域和M堆叠单元区域，缓冲单元区域在N堆叠单元区域与M堆叠单元区域之间，并且堆叠图案包括彼此间隔开并垂直堆叠的M个有源层；形成掩模层，掩模层覆盖堆叠图案的位于M堆叠单元区域上的第一部分并且暴露堆叠图案的位于N堆叠单元区域上的第二部分，掩模层覆盖堆叠图案的位于缓冲单元区域上的第三部分并且暴露堆叠图案的位于缓冲单元区域上的第四部分；使用掩模层作为蚀刻掩模从N堆叠单元区域去除所述M个有源层中的至少一个，使得N个有源层保留在N堆叠单元区域上；在堆叠图案上形成多个牺牲图案；在N堆叠单元区域上形成N堆叠外延图案；在M堆叠单元区域上形成M堆叠外延图案；用N堆叠栅电极替换所述多个牺牲图案之中的位于N堆叠单元区域上的牺牲图案；用M堆叠栅电极替换所述多个牺牲图案之中的位于M堆叠单元区域上的牺牲图案；以及用虚设栅电极替换所述多个牺牲图案之中的位于缓冲单元区域上的牺牲图案。N和M中的每个可以是2或更大的整数，并且M可大于N。
附图说明
[0010]图1和图2是示出根据专利技术构思的一些实施例的半导体装置的逻辑单元的概念图/示意图。
[0011]图3是示出根据专利技术构思的一些实施例的二维地布置在基底上的逻辑单元的平面图。
[0012]图4是示出根据专利技术构思的一些实施例的二维地布置在基底上的逻辑单元的平面图。
[0013]图5是示出根据专利技术构思的一些实施例的半导体装置的平面图。
[0014]图6A、图6B、图6C和图6D分别是沿着图5的线A
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A'、B
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B'、C
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C'和D
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D'截取的剖视图。
[0015]图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B和图13C是示出根据专利技术构思的一些实施例的制造半导体装置的方法的剖视图。
[0016]图14至图18是用于示出根据专利技术构思的一些实施例的半导体装置的沿着图5的线A
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A'截取的剖视图。
具体实施方式
[0017]图1和图2是示出根据专利技术构思的一些实施例的半导体装置的逻辑单元的概念图。
[0018]参照图1，可设置与逻辑单元对应的N堆叠单元NSC。更具体地，第一电力互连线M1_R1和第二电力互连线M1_R2可设置在基底100上。在一些实施例中，基底100可包括N堆叠单元区域，N堆叠单元NSC的层/元件设置/堆叠在该N堆叠单元区域上。第一电力互连线M1_R1可以是通过其提供源极电压(VSS(图6C和图6D)，例如，地电压)的路径。第二电力互连线M1_
R2可以是通过其提供漏极电压(VDD(图6C和图6D)，例如，电源电压)的路径。
[0019]可在第一电力互连线M1_R1与第二电力互连线M1_R2之间限定N堆叠单元NSC。N堆叠单元NSC可包括第一有源图案AP1和第二有源图案AP2。在一些实施例中，第一有源图案AP1可以是NMOSFET区域，并且第二有源图案AP2可以是PMOSFET区域。换句话说，N堆叠单元NSC可具有设置在第一电力互连线M1_R1与第二电力互连线M1_R2之间的CMOS结构。
[0020]第一有源图案AP1和第二有源图案AP2中的每个可在第一方向D1上具有第一宽度W1。N堆叠单元NSC在第一方向D1上的长度可被定义为第一高度HE1。第一高度HE1可基本等于第一电力本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：基底，包括N堆叠单元区域、缓冲单元区域和M堆叠单元区域，其中，缓冲单元区域在N堆叠单元区域与M堆叠单元区域之间；有源图案，从N堆叠单元区域上的N堆叠单元经由缓冲单元区域上的缓冲单元延伸到M堆叠单元区域上的M堆叠单元；N堆叠沟道图案，在N堆叠单元中的有源图案的第一部分上；M堆叠沟道图案，在M堆叠单元中的有源图案的第二部分上；虚设沟道图案，在缓冲单元中的有源图案的第三部分上；N堆叠外延图案，在N堆叠沟道图案与虚设沟道图案之间；以及M堆叠外延图案，在M堆叠沟道图案与虚设沟道图案之间，其中，N堆叠沟道图案包括堆叠的N个半导体图案，其中，M堆叠沟道图案包括堆叠的M个半导体图案，其中，N和M中的每个是2或更大的整数，并且M大于N，其中，N堆叠外延图案的底表面低于M堆叠外延图案的底表面。2.如权利要求1所述的半导体装置，还包括：N堆叠栅电极，在N堆叠沟道图案上；M堆叠栅电极，在M堆叠沟道图案上；以及虚设栅电极，在虚设沟道图案上。3.如权利要求2所述的半导体装置，其中，缓冲单元比N堆叠单元和M堆叠单元中的每个窄，并且其中，N堆叠栅电极包括分别位于所述N个半导体图案之间的N个内部区域中的N个部分，并且其中，M堆叠栅电极包括分别位于所述M个半导体图案之间的M个内部区域中的M个部分。4.如权利要求2所述的半导体装置，其中，虚设沟道图案包括堆叠的M个半导体图案，并且其中，虚设沟道图案的所述M个半导体图案中的最上面的半导体图案的一端延伸到虚设栅电极中。5.如权利要求2所述的半导体装置，还包括：栅极间隔件，覆盖虚设栅电极的侧壁，其中，虚设沟道图案包括堆叠的M个半导体图案，并且其中，虚设沟道图案的所述M个半导体图案中的最上面的半导体图案的一端延伸到栅极间隔件中。6.如权利要求2所述的半导体装置，还包括：隔离结构，在N堆叠栅电极与虚设栅电极之间，其中，N堆叠栅电极与隔离结构之间的间距等于虚设栅电极与隔离结构之间的间距。7.如权利要求2所述的半导体装置，还包括：隔离结构，在M堆叠栅电极与虚设栅电极之间，其中，M堆叠栅电极与隔离结构之间的间距等于虚设栅电极与隔离结构之间的间距。
8.如权利要求1所述的半导体装置，其中，N堆叠外延图案的顶表面低于M堆叠外延图案的顶表面。9.如权利要求1所述的半导体装置，其中，虚设沟道图案包括堆叠的L个半导体图案，并且其中，L是大于M的整数。10.如权利要求1至9中的任一项所述的半导体装置，还包括：第一电力互连线和第二电力互连线，在基底上，其中，第一电力互连线和第二电力互连线在一个方向上彼此平行地延伸，其中，单元块被限定在第一电力互连线与第二电力互连线之间，并且其中，N堆叠单元、缓冲单元和M堆叠单元沿所述一个方向布置在单元块中。11.一种半导体装置，包括：第一电力互连线和第二电力互连线，在基底上；以及N堆叠单元、缓冲单元和M堆叠单元，在...

【专利技术属性】
技术研发人员：孔贞顺，姜明吉，白尚训，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：