半导体装置制造方法及图纸

一种半导体装置，其中设有：　半导体芯片；　在所述半导体芯片的内侧配置的内部电路区域；　与所述内部电路区域邻接而配置的焊盘区域；以及　二极管型ＥＳＤ保护电路，配置在所述内部电路区域及所述焊盘区域的外侧的所述半导体芯片的 整个外围区域或一部分外围区域，该二极管型ＥＳＤ保护电路由用以固定所述半导体芯片的衬底电位的第一导电型的扩散层和在所述第一导电型的扩散层的内侧配置的第二导电型的扩散层的结构成。

【技术实现步骤摘要】

本专利技术涉及包含防止因静电放电(Electro Static Discharge:ESD)导 致的半导体装置破坏的ESD保护电路的半导体装置。
技术介绍
作为保证IC的可靠性而应该用心的重要项目，可以举出因静电放 电(Electro Static Discharge:ESD,以下称ESD)等噪声导致的破坏。ESD 是可在各种状况下发生的事件，对于IC而言，需要设法制止它造成的 破坏。IC等半导体器件中，ESD现象根据带电物体或放电形态而分成几 种模式，其中代表性的模式可举出在带电人体中蓄积的静电对半导 体器件放电的人体模式(HBM);设想在IC制造过程中等，处置半导体 器件的金属制装置等的具有高电容和低电阻的物体成为静电发生源 的机械模式(MM);以及设想半导体器件自身带电并对其他器件放电 的带电器件模式(CDM)等。为了保证IC等半导体器件的可靠性，需要根据这些放电模式模拟 进行ESD，评价其是否具有充分的耐受性。IC中，为了防止如上所述的ESD导致的破坏，迄今开发了各种各 样的技术，在IC中设置ESD保护电路。作为传统的ESD保护电路，可以举出图8所示的结构(例如参见专 利文献l)。 P型衬底204上成为MOS晶体管的漏极的N +扩散层201被 分割成至少2个扩散区域并形成在同型的N阱扩散层203内，在N阱扩 散层203内形成类型不同的至少1个以上的P +扩散层202， P +扩散层 202连接于村底电位。采用此方法，不仅由N阱扩散层203和P型衬底204的结控制的二极管，而且N阱扩散层203和该N阱扩散层203内形成 的P +扩散层202形成的二极管也发挥作用，因而，能够与ESD的施加 方式无关地取得对ESD的高效保护。特开平11-680"号公报(图1)半导体装置的制造因微细化技术的进步，加速芯片尺寸的缩小， 缩小内部电路。但是，就半导体装置而言，由于不能杜绝来自市场的 提供对ESD的高耐受性这一要求，必须保护半导体装置不受ESD破 坏，所以不能笼统的与内部电路同样地缩小ESD保护电路的尺寸。因 此，ESD保护电路所占芯片面积的比例增大，即使以通过芯片尺寸缩 小来降低制造成本为目标，也会有因ESD保护电路的尺寸而受限的问 题。另外，就HBM、 MM、 CDM等传统模式的试验方法而言，传统 的ESD保护电路也许具有充分的耐受性，但是，近年来正在要求对于 称为气体放电试验和接触放电试验的比传统模式更严格的模式也具 有充分的耐受性，即便使用了传统的ESD保护电路，也不能得到充分 的耐受性。结果，不得不通过增大ESD保护电路本身的尺寸来应对，因此， 凸显了微细化技术带来的芯片缩小的成本优势降低的倾向。
技术实现思路
为了解决所述课题，本专利技术采用了以下的装置。(1) 一种包含ESD保护电路的半导体装置，其特征在于由第 一导电型的扩散层和第二导电型的扩散层的结构成的二极管型ESD 保护电路在芯片的整个外围区域或一部分外围区域形成，所述第一导 电型的扩散层和所述第二导电型的扩散层中的任一层，使用为固定芯 片的衬底电位而形成的与芯片外围区域的电源或地电连接的扩散层。(2) —种半导体装置，其特征在于在由所述第一导电型的扩 散层和第二导电型的扩散层的结构成的二极管型ESD保护电路中，第一导电型的扩散层和第二导电型的扩散层的结在平面上接合成直线 状。(3) —种半导体装置，其特征在于在由所述第一导电型的扩 散层和第二导电型的扩散层的结构成的二极管型ESD保护电路中，第 一导电型的扩散层和第二导电型的扩散层的结在平面上接合成矩形。(4) 一种半导体装置，其特征在于在由所述第一导电型的扩 散层和第二导电型的扩散层的结构成的二极管型ESD保护电路中，第 一导电型的扩散层和第二导电型的扩散层的结在平面上接合成波形。(5) —种半导体装置，其特征在于在由所述第一导电型的扩 散层和第二导电型的扩散层的结构成的二极管型ESD保护电路中，第 一导电型的扩散层和第二导电型的扩散层的结在平面上接合成楔状。本专利技术中，将由第 一导电型的扩散层和第二导电型的扩散层的结 构成的二极管型ESD保护电路，在比芯片的内部电路、焊盘(bonding pad)更外侧的整个外围区域或一部分外围区域上形成，并且，第一 导电型的扩散层和第二导电型的扩散层中的任一层，使用为固定芯片 的衬底电位而形成的与芯片外围区域的电源或地电连接的扩散层，从 而，能够不增加芯片面积地增大ESD保护电路的尺寸，提高半导体装 置对于ESD破坏的耐受性。附图说明图l是表示根据本专利技术的半导体装置结构的实施例的示意图。 图2是表示根据本专利技术的半导体装置结构的实施例的示意图。 图3是表示根据本专利技术的半导体装置结构的实施例的示意图。 图4是表示根据本专利技术的半导体装置结构的实施例的示意图。 图5是表示根据本专利技术的半导体装置结构的实施例的示意图。 图6是表示根据本专利技术的半导体装置结构的实施例的示意图。 图7是表示根据本专利技术的半导体装置结构的实施例的示意图。 图8是表示根据传统实施例的半导体装置的示意图。标记说明101栅电极102源电极103漏电极104P+扩散层电极201N +扩散层202P +扩散层203N阱扩散层204P型衬底205耐压调整用N型扩散层301ESD保护电路区域302内部电3各区i或303焊盘区域304芯片内部401元件分离部403接触孑L具体实施例方式以下，用附图就本专利技术的最佳实施方式作详细说明。图l是表示包含本专利技术的ESD保护电路的半导体装置的芯片整体 的平面图。芯片的结构如图l所示，在芯片内部304配置内部电路区域 302及焊盘区域303 ，在芯片外周部配置ESD保护电路区域301 。图2是将区域A放大而详细表示的平面图。图1所示的ESD保护电 路区域301由为固定衬底电位而设置在芯片外周部的P +扩散层202、 为调整二极管的耐压而设的耐压调整用N型扩散层205及N +扩散层 201构成。P +扩散层202及N +扩散层201中分别形成接触孔，P +扩 散层202与地电连接，N +扩散层201与电源或其他焊盘电连接。P + 扩散层202、耐压调整用N型扩散层205及N +扩散层形成为在平面上接合成直线状。图3是沿图2所示的B-B'点划线的剖面图。在P型衬底204上，形 成ESD保护电路区域301的P +扩散层202、耐压调整用N型扩散层205 及N +扩散层201。如本例那样将P型用作衬底时，由于为固定衬底电 位而设在芯片外周部的扩散层成为P型，在P +扩散层202上接合N型 的耐压调整用N型扩散层205及N +扩散层201而形成PN结，从而形成 二极管型ESD保护电路。二极管型ESD保护电路，必须设定成在半导 体装置的工作电压范围内不工作，而在对内部电路显著施加ESD引起 的负载之前导通。因而，耐压调整用N型扩散层205，调整浓度及图3 所示的宽度m，以增加半导体装置的最大电压或半导体装置所保证的 最大额定电压及内部电路使用的元件的耐压，二极管型ESD保护电路 工作。如图4所示，将耐压调整用N型扩散层205形成在元件分离部401 下也毫无问题。在元件分离部401下形成耐压调整用N型扩散层205 时，也要调整宽度l等。另外，耐压调整用N型扩散层205无须一定本文档来自技高网...

【技术保护点】
一种半导体装置，其中设有：　半导体芯片；　在所述半导体芯片的内侧配置的内部电路区域；　与所述内部电路区域邻接而配置的焊盘区域；以及　二极管型ＥＳＤ保护电路，配置在所述内部电路区域及所述焊盘区域的外侧的所述半导体芯片的 整个外围区域或一部分外围区域，该二极管型ＥＳＤ保护电路由用以固定所述半导体芯片的衬底电位的第一导电型的扩散层和在所述第一导电型的扩散层的内侧配置的第二导电型的扩散层的结构成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：北岛裕一郎，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP