离子加速器高精度通用软核数字电源调节器制造技术

本发明专利技术涉及一种离子加速器高精度通用软核数字电源调节器。一种离子加速器高精度通用软核数字电源调节器包括：高速大容量ＦＰＧＡ，高精度软核数字电源处理器，高速高精度ＡＤＣ，高速高精度ＤＡＣ，８路５ｎｓ高精度ＰＷＭ输出通道，１路同步脉冲光纤输入通道，１路通用电源故障保护信号输入通道，非易失性高速大容量ＦＬＡＳＨ存储器，大容量ＳＲＡＭ和ＤＤＲ　ＳＤＲＡＭ，数字电源串行通讯口和ＣＡＮ总线通讯口。本发明专利技术的优点是：满足离子加速器数字电源高精度数据采集、高速高精度数字调节、高精度ＰＷＭ输出的要求，适用于离子加速器二极铁、四极铁、六极铁等多种拓扑类型数字电源脉冲和直流两种的运行状态；开发不同ＩＰ核的数字电源软件可以控制不同拓扑类型的离子加速器电源，利用数字通讯灵活的组网方式可实现对不同类型数字电源的分布式网络控制。

【技术实现步骤摘要】

本专利技术涉及一种离子加速器高精度通用软核数字电源调节器。可以适用于 离子加速器多种拓扑类型的高精度数字电源脉冲和直流运行方式。
技术介绍
离子加速器依靠二极铁、四极铁等磁铁透镜实现对束流的控制，磁铁对电 源的运行方式为脉冲和直流两种， 一般的数字电源拓扑类型固定，而且无法 满足离子加速器数字电源的高精度数据采集、高速高精度数字调节、高精度 P丽输出等要求。
技术实现思路
鉴于上述，本专利技术的目的在于为离子加速器不同拓扑类型电源提供能够 运行于脉冲和直流两种方式的通用高精度软核数字电源调节器。通过大容量FPGA外扩高速高精度ADC实现对高精度离子加速器电源输出电流电压信号采 集，经高精度软核数字电源处理器处理后转换为高精度P丽信号输出完成对 电源输出的控制和调节。本专利技术的目的通过以下技术方案来实现一种离子加速器高精度通用软核数字电源调节器，含大容量FPGA EP2C35 扩展高速高精度ADC模块、高速高精度DAC模块、非易失性高速大容量数据 存储器模块、大容量SRAM和DDR SDRAM，输出高精度P丽调节信号通道，提 供同步脉冲光纤输入通道、通用电源故障保护信号输入通道、数字电源串行 通讯口和CAN总线通讯口；大容量FPGA EP2C35通过高速数字隔离器件连接 两个高速高分辨率ADC模块、 一个高速8通道ADC模块、两个高速高精度DAC 模块，通过高速数字隔离器件连接RS232通讯设备和C認bus通讯设备,连接 非易失性高速大容量数据存储器和大容量SRAM、 DDR SDRAM，基于软核的通用高精度数字电源调节器输出8路具有5ns高分辨率的PWM信号，输入一路 通用电源故障保护信号和一路光纤同步脉冲运行信号。上述的大容量FPGA为EP2C35,高精度软核数字电源处理器为Verilog HDL语言描述的离子加速器通用数字电源IP核。上述的第一路高速高精度ADC模块通过FPGA EP2C35的一组工0管脚连接 至数字隔离器件ADUM1402，隔离后连接到高速高精度ADC AD7634的SPI通 讯接口(FPGA内的SPI通讯IP核控制该组10工作时序)；+5V电压基准源 ADR435B输出基准信号送入AD7634的外部参考输入管脚；外界输入的士10V 单端电压信号经ADA4922构成的单端转差分电路转化为差分电压信号输出到 AD7634的模拟信号输入管脚。本专利技术共有两路高速高精度ADC模块电路，第二路高速高精度ADC模块电 路与第一路使用同样的ADC设计，仅仅是数字接口通讯使用FPGA不同的10 接口。两路高速高精度ADC模块的核心是AD7634， 一路采集高精度电流，另 一路采集高精度电压为数字电源调节器提供高精度反馈信号。上述的第一路高速高精度DAC模块通过EP2C35的一组工0管脚连接至数字 隔离器件ADUM1401，隔离后连接到高速高精度DAC AD5542的SPI通讯接口 (FPGA内的SPI通讯IP核控制该组10工作时序)；+5V电压基准源ADR435B 输出基准信号送入AD5542的外部参考输入管脚；AD5542的双极性电压输出 信号输出至精密运算放大器0PA2277，输出范围是士10V。本专利技术共有两路高速高精度DAC模块电路，第二路DAC模块电路与第一路 使用同样的DAC设计，仅仅是数字接口通讯使用FPGA不同的IO接口。两路 高速高精度DAC模块的核心是AD5542，可以同步输出高精度模拟信号。上述的输出8路高精度P丽调节信号可以用软件定义各个管脚是否使用 P丽功能，其中P丽l、 P丽2 —组、P丽3、 P丽4 一组、P丽5、 P丽6 —组、P丽7、 P丽8 —组。因而离子加速器高精度通用数字电源调节器可以适应任何一种功 率开关管数量小于等于8路的离子加速器高精度电源。P丽3、 P丽4， P丽5、 P丽6禾Q P丽7、 P丽8的连接方式跟P丽l、 P丽2这一 组完全相同，以P画l、 P麵2为例说明。EP2C35 —组10中P丽l、 P丽2管脚送入驱动器PI5C3384的3. 3V信号侧，经PI5C3384驱动为5V信号输出送入 高速门电路74F08的A0、 Al，从74F08的00、 01输出送入高速光藕HCPL0630 输入管脚，经隔离后从HCPL063输出0UT—HS1信号和0UT一HS2信号；数字电 源故障硬件连锁保护信号PW_EN送入74F08的B0、 Bl在故障条件时硬件封 锁PWM脉冲。本专利技术的优点是本专利技术能够满足离子加速器数字电源高精度数据采集、高速高精度数字 调节、高精度PWM输出的要求，适用于离子加速器二极铁、四极铁、六极铁 等多种拓扑类型数字电源脉冲和直流两种的运行状态，应用于普通离子加速 器和专用离子治癌加速器，或其它类似用途；开发不同IP核的数字电源软件 可以控制不同拓扑类型的离子加速器电源，利用数字通讯灵活的组网方式可 实现对不同类型数字电源的分布式网络控制。附图说明图l本专利技术的各部分整体连接框图。 图2本专利技术的第一路高速高精度ADC模块电路原理框图。 图3本专利技术的第一路高速高精度DAC模块电路原理框图。 图4本专利技术的多路高精度P丽调节信号通道示意图。具体实施例方式一种离子加速器高精度通用软核数字电源调节器采用8层印制板结构， EP2C35是核心器件，所有高精度ADC模块、DAC模块，P額输出通道以及数 字通讯设备等均采用高速数字隔离器件或高速光藕隔离，具有良好的抗干扰 能力。图1是本专利技术的各部分整体连接框图。大容量FPGA EP2C35通过高速数 字隔离器件连接两个高速高分辨率ADC模块、 一个高速8通道ADC模块、两 个高速高精度DAC模块，通过高速数字隔离器件连接RS232通讯设备和CAN bus通讯设备，连接非易失性高速大容量数据存储器和大容量SRAM、 DDRSDRAM，基于软核的通用高精度数字电源调节器输出8路具有5ns高分辨率的 P麵信号，输入一路通用电源故障保护信号和一路光纤同步脉冲运行信号。图2是本专利技术的第一路高速高精度ADC模块电路原理框图。EP2C35的一 组10管脚连接至数字隔离器件ADUM1402，隔离后连接到高速高精度ADC AD7634的SPI通讯接口 (FPGA内的SPI通讯IP核控制该组10工作时序)；+5V 电压基准源ADR435B输出基准信号送入AD7634的外部参考输入管脚；外界输 入的土10V单端电压信号经ADA4922构成的单端转差分电路转化为差分电压 信号输出到AD7634的模拟信号输入管脚。图3是本专利技术的第一路高速高精度DAC模块电路原理框图。EP2C35的一 组10管脚连接至数字隔离器件ADUM1401,隔离后连接到高速高精度DAC AD5542的SPI通讯接口 (FPGA内的SPI通讯IP核控制该组10工作时序)；+5V 电压基准源ADR435B输出基准信号送入AD5542的外部参考输入管脚；AD5542 的双极性电压输出信号输出至精密运算放大器OPA2277，输出范围是士10V。见图4是本专利技术的多路高精度P丽调节信号通道示意图。离子加速器高精 度通用软核数字电源调节器所述输出8路高精度P而调节信号可以用软件定 义各个管脚是否使用P丽功能，其中P丽l、 P觀2 —组、PWM3、 P丽4 一组、 P丽5本文档来自技高网...

【技术保护点】
一种离子加速器高精度通用软核数字电源调节器，其特征在于：用大容量ＦＰＧＡ　ＥＰ２Ｃ３５扩展高速高精度ＡＤＣ模块、高速高精度ＤＡＣ模块、非易失性高速大容量数据存储器模块、大容量ＳＲＡＭ和ＤＤＲ　ＳＤＲＡＭ，输出高精度ＰＷＭ调节信号通道，提供同步脉冲光纤输入通道、通用电源故障保护信号输入通道、数字电源串行通讯口和ＣＡＮ总线通讯口；其连接方式是：大容量ＦＰＦＡ通过高速数字隔离器件扩展两路高速高精度ＡＤＣ模块、一路高速８通道ＡＤＣ模块、两路高速高精度ＤＡＣ模块，通过高速数字隔离器件扩展ＲＳ２３２通讯设备和ＣＡＮ　ｂｕｓ通讯设备，扩展非易失性高速大容量数据存储器和大容量ＳＲＡＭ、ＤＤＲ　ＳＤＲＡＭ，基于软核的通用高精度数字电源调节器输出８路具有５ｎｓ高分辨率的ＰＷＭ信号，输入一路通用电源故障保护信号和一路光纤同步脉冲运行信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：王进军，黄玉珍，高大庆，闫怀海，周忠祖，陈又新，夏佳文，原有进，燕宏斌，
申请(专利权)人：中国科学院近代物理研究所，
类型：发明
国别省市：62[中国|甘肃]