一种基于FPGA的SV延时可测模块制造技术

本实用新型专利技术适用于领域，提供了一种基于FPGA的SV延时可测模块，所述基于FPGA的SV延时可测模块包括PCB电路板及SV延时可测系统，所述SV延时可测系统设于所述PCB电路板上，所述PCB电路板上设有多个固定螺孔。该模块结构简单，应用方便，在普通交换机加上和带有SV延时可测交换机可共用主板，不用重新研发，节约成本且减少库存。本且减少库存。本且减少库存。

【技术实现步骤摘要】
一种基于FPGA的SV延时可测模块


[0001]本技术属于电子
，尤其涉及一种基于FPGA的SV延时可测模块。

技术介绍

[0002]由于技术门槛，需要资深的FPGA工程师，经过长时间的调试才可能做出SV延时可测交换机。造成了一定的技术壁垒。能自主研发带SV延时可测的厂家非常少，我们将该功能做成模块的形式，如果别的厂家需要生产带SV的交换机只需要在普通交换机上插上该模块即可。
[0003]带sv的交换机和普通交换机不能共用主板，要重新研发，不仅造成研发资源的浪费而且也会造成库存压力。

技术实现思路

[0004]本技术的目的在于提供一种基于FPGA的SV延时可测模块，旨在解决上述的技术问题。
[0005]本技术是这样实现的，一种基于FPGA的SV延时可测模块，所述基于FPGA的SV延时可测模块包括PCB电路板及SV延时可测系统，所述SV延时可测系统设于所述PCB电路板上，所述PCB电路板上设有多个固定螺孔。
[0006]本技术的进一步技术方案是：所述SV延时可测系统包括FPGA单元、FLASH单元、LDO单元、DCDC单元及连接器，所述FPGA单元、FLASH单元、LDO单元及DCDC单元设于所述PCB电路板的正面板面上，所述连接器设于所述PCB电路板的背面板面上，所述FPGA单元通讯连接所述FLASH单元，所述LDO单元及DCDC单元分别电性连接所述FPGA单元，所述FPGA单元通讯连接所述连接器，所述连接器的输出端分别电性连接所述LDO单元的输入端及DCDC单元的输入端。<br/>[0007]本技术的进一步技术方案是：所述FPGA单元开设有一路IIC总线、四路GPIO接口、四路输入时钟及六路SERDES。
[0008]本技术的进一步技术方案是：四路所述输入时钟分别为一路输入25MHz时钟及三路输入156.25MHz时钟。
[0009]本技术的进一步技术方案是：六路所述SERDES均为QSGMII接口，分为三组，分别为QSGMII1和QSGMII4为一组、QSGMII2和QSGMII5为二组及QSGMI,3和QSGMII6为三组。
[0010]本技术的进一步技术方案是：所述LDO单元输出电压为直流0.9V，所述DCDC单元输出电压为直流1.1V。
[0011]本技术的进一步技术方案是：所述LDO单元及DCDC单元的输入电压均为直流3.3V。
[0012]本技术的进一步技术方案是：所述连接器采用的是双排插针座。
[0013]本技术的有益效果是：该模块结构简单，应用方便，在普通交换机加上和带有SV延时可测交换机可共用主板，不用重新研发，节约成本且减少库存。
附图说明
[0014]图1是本技术实施例提供的基于FPGA的SV延时可测模块；
实施方式
[0015]下面详细描述本技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本技术，而不能理解为对本技术的限制。
[0016]在本技术的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0017]图1示出了本技术提供的基于FPGA的SV延时可测模块，所述基于FPGA的SV延时可测模块包括PCB电路板及SV延时可测系统，所述SV延时可测系统设于所述PCB电路板上，所述PCB电路板上设有多个固定螺孔。形成板卡模块使用方便，将普通的交换机升级为带有SV延时可测的交换机。
[0018]所述SV延时可测系统包括FPGA单元、FLASH单元、LDO单元、DCDC单元及连接器，所述FPGA单元、FLASH单元、LDO单元及DCDC单元设于所述PCB电路板的正面板面上，所述连接器设于所述PCB电路板的背面板面上，所述FPGA单元通讯连接所述FLASH单元，所述LDO单元及DCDC单元分别电性连接所述FPGA单元，所述FPGA单元通讯连接所述连接器，所述连接器的输出端分别电性连接所述LDO单元的输入端及DCDC单元的输入端。
[0019]所述FPGA单元开设有一路IIC总线、四路GPIO接口、四路输入时钟及六路SERDES。
[0020]四路所述输入时钟分别为一路输入25MHz时钟及三路输入156.25MHz时钟。
[0021]六路所述SERDES均为QSGMII接口，分为三组，分别为QSGMII1和QSGMII4为一组、QSGMII2和QSGMII5为二组及QSGMI,3和QSGMII6为三组。
[0022]所述LDO单元输出电压为直流0.9V，所述DCDC单元输出电压为直流1.1V。
[0023]所述LDO单元及DCDC单元的输入电压均为直流3.3V。
[0024]所述连接器采用的是双排插针座。
[0025]在FLASH单元里面存储有FPGA程序，在将该模块连接在交换机上启动后调用存储的程序，通过连接器将外部输入的直流3.3V接到模块板卡上，模块通过LDO单元将输入的直流3.3V转换成直流0.9V给FPGA单元供电，通过DCDC单元将输入的直流3.2V降压为直流1.1V输出给FPGA单元供电。在该模块中有一路IIC总线，通过一路IIC总线与交换机芯片的CPU进行通信连接；该模块还预留了四路GPIO接口，均采用通用型输入输出；该模块设置了一路25MHz输入时钟用于IIC总线，还设置了三路156.25MHz输入时钟用于给三组SERDES提供时钟；在模块中还开设了六路SERDES，这六路SERDES都是QSGMII接口，分为三组，其中QSGMII1和QSGMII4为一组、QSGMII2和QSGMII5为二组、QSGMI,3和QSGMII6为三组。QSGMII1~3用于接PHY芯片，QSGMII4~6用于接交换芯片。数据通过PHY芯片到FPGA，FPGA给SV报文加上时间戳
标志后将该数据通过对应的QSGMII接口传给交换芯片。交换芯片经过存储转发后将该数据通过QSGMII接口发给FPGA，FPGA将计算的时间戳写入SV报文中，并通过PHY将该报文传输出去。
[0026]以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的SV延时可测模块，其特征在于：所述基于FPGA的SV延时可测模块包括PCB电路板及SV延时可测系统，所述SV延时可测系统设于所述PCB电路板上，所述PCB电路板上设有多个固定螺孔。2.根据权利要求1所述的基于FPGA的SV延时可测模块，其特征在于，所述SV延时可测系统包括FPGA单元、FLASH单元、LDO单元、DCDC单元及连接器，所述FPGA单元、FLASH单元、LDO单元及DCDC单元设于所述PCB电路板的正面板面上，所述连接器设于所述PCB电路板的背面板面上，所述FPGA单元通讯连接所述FLASH单元，所述LDO单元及DCDC单元分别电性连接所述FPGA单元，所述FPGA单元通讯连接所述连接器，所述连接器的输出端分别电性连接所述LDO单元的输入端及DCDC单元的输入端。3.根据权利要求2所述的基于FPGA的SV延时可测模块，其特征在于，所述FPGA单元开设有一路IIC总线、四...

【专利技术属性】
技术研发人员：嵇成友，陈守卫，胡川，
申请(专利权)人：深圳市源拓光电技术有限公司，
类型：新型
国别省市：