一种记忆体装置包括：包含主记忆体单元的主阵列；包含冗余记忆体单元的冗余阵列；及写入电路。写入电路包含一或多个写入驱动器，其包含电流镜电路及比较器。电流镜电路耦合在主阵列、冗余阵列与电源之间。比较器的输出与电流镜电路的第一端耦合。比较器的输入与电流镜电路的第二端耦合。电路的第二端耦合。电路的第二端耦合。
【技术实现步骤摘要】
记忆体装置及其写入电路
[0001]本揭示是关于一种记忆体装置其写入电路，特别是关于一种具有电流镜电路的记忆体装置其写入电路。
技术介绍
[0002]电阻式随机存取记忆体(Resistive Random Access Memory，RRAM)为一种使用电阻变化而非电荷来存储信息位元的记忆体技术。与现有的传统记忆体架构相比，基于RRAM的装置展示出许多令人鼓舞的特性。然而，由于制造工艺相对较新，故RRAM装置可能会受到可靠性问题的影响。因此，一些RRAM装置实现冗余阵列，有时称为“每位元两个单元”方案，以提高可靠性。
技术实现思路
[0003]根据本揭示的一实施例，揭露一种记忆体装置包含包含主记忆体单元的主阵列；包含冗余记忆体单元的冗余阵列；及写入电路。写入电路包含一或多个写入驱动器，其包含电流镜电路及比较器。电流镜电路耦合在主阵列、冗余阵列与电源之间。比较器的输出与电流镜电路的第一端耦合。比较器的输入与电流镜电路的第二端耦合。
[0004]根据本揭示的一实施例，揭露一种记忆体装置的一写入电路，写入电路包含具有接收一参考电压信号的一第一输入端、一第二输入端及一输出端的比较器、参考晶体管以及驱动晶体管。参考晶体管具有连接至比较器的输出端的一栅极端、连接至一电源端的一第一源极/漏极端，及连接至一指示节点的一第二源极/漏极端，指示节点连接至一电流源。驱动晶体管具有连接至比较器的输出端的一栅极端、连接至电源端的一第一源极/漏极端，及连接至比较器的第二输入端。
[0005]根据本揭示的一实施例，揭露一种记忆体装置，包含第一电阻式随机存取记忆体单元阵列、第二电阻式随机存取记忆体单元阵列以及一或多个写入驱动器。一或多个写入驱动器与第一电阻式随机存取记忆体单元阵列及第二电阻式随机存取记忆体单元阵列耦合，并包含：具有一第一输入端、一第二输入端及一输出端的比较器、参考晶体管以及驱动晶体管。参考晶体管具有连接至比较器的输出端的一栅极端、连接至一电源端的一第一源极/漏极端，及连接至一指示节点的一第二源极/漏极端，指示节点连接至一电流源。驱动晶体管具有连接至比较器的输出端的一栅极端、连接至电源端的一第一源极/漏极端，及连接至比较器的第二输入端。
附图说明
[0006]结合附图，根据以下详细描述可以最好地理解本揭示的一实施例内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
[0007]图1为根据一些实施例的用以以减小的电流及程序化时间执行写入操作的记忆体
装置的方块图；
[0008]图2为根据一些实施例的用以以减小的电流及程序化时间执行写入操作的写入驱动器的示意图；
[0009]图3A为根据一些实施例的用以以减少的电流及程序化时间执行写入操作的记忆体装置的时序图；
[0010]图3B为根据一些实施例的用以以减小的电流及程序化时间执行写入操作的记忆体装置的另一时序图；
[0011]图4A为根据一些实施例的用以侦测集合操作是否已执行的记忆体装置的逻辑电路；
[0012]图4B为逻辑电路的真值表；
[0013]图5为根据一些实施例的用以以减小的电流及程序化时间执行写入操作的写入驱动器电路的示意图；
[0014]图6A为根据一些实施例的用以控制写入驱动器电路的逻辑控制器；
[0015]图6B为逻辑控制器的真值表；
[0016]图7为根据一些实施例的配置有逻辑控制器以控制写入驱动器电路的记忆体装置的时序图；
[0017]图8为根据一些实施例的配置有逻辑控制器以控制写入驱动器电路的记忆体装置的另一时序图；
[0018]图9为根据一些实施例的配置有逻辑控制器以控制写入驱动器电路的记忆体装置的又一时序图；
[0019]图10说明用于每位元两个单元的写入操作的例示性方法。
[0020]【符号说明】
[0021]100:记忆体装置
[0022]102:记忆体阵列
[0023]102
‑
1:主阵列
[0024]102
‑
2:冗余阵列
[0025]104:记忆体单元
[0026]104
1,1
～104
m,n
:记忆体单元网格
[0027]110:行解码器
[0028]120:列解码器
[0029]130:读取电路
[0030]140:写入电路
[0031]150:控制电路
[0032]160:I/O电路
[0033]200:写入驱动器
[0034]202:输出节点
[0035]204:位元线
[0036]204
‑
1:主位元线
[0037]204
‑
2:冗余位元线
[0038]212:RRAM电阻元件
[0039]214:存取晶体管
[0040]220:电流源
[0041]222:指示节点
[0042]230:第一晶体管
[0043]240:第二晶体管
[0044]250:比较器
[0045]300、350:时序图
[0046]400:逻辑电路
[0047]450:真值表
[0048]500:写入驱动器电路
[0049]502
‑
1:主写入驱动器
[0050]502
‑
2:冗余写入驱动器
[0051]504:电源开关
[0052]504
‑
1:主电源开关
[0053]504
‑
2:冗余电源开关
[0054]506:反相器
[0055]506
‑
1:主反相器
[0056]506
‑
2:冗余反相器
[0057]600:逻辑控制器
[0058]650:真值表
[0059]700:时序图
[0060]702、704、706:箭头
[0061]800:时序图
[0062]802、804、806:箭头
[0063]900:时序图
[0064]902、904、906:箭头
[0065]1000:方法
[0066]1002、1004、1006、1008、1010、1012、1014:操作
[0067]ADDR1:第一地址
[0068]ADDR2:第二地址
[0069]ADDR3:第三地址
[0070]BL:主位元线
[0071]BL_R:冗余位元线
[0072]BL1～BL
n
:位元线
[0073]Det_A:主指示信号
[0074]Det_B:冗余指示信号
[0075]Dout:数据输出
[0076]E本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体装置，其特征在于，包含：一主阵列，包含多个主记忆体单元；一冗余阵列，包含多个冗余记忆体单元；及一写入电路，包含：一或多个写入驱动器，包含一电流镜电路及一比较器，该电流镜电路耦合在该主阵列、该冗余阵列与一电源之间，以及该比较器的一输出与该电流镜电路的一第一端耦合，该比较器的一输入与该电流镜电路的一第二端耦合。2.如权利要求1所述的记忆体装置，其特征在于，该电流镜电路包括：一第一晶体管；及一第二晶体管，其中该比较器的该输出耦合至该第一晶体管及该第二晶体管的相应栅极。3.如权利要求2所述的记忆体装置，其特征在于，该第一晶体管包括与一指示节点耦合的一漏极；其中该一或多个写入驱动器还包含：一电流源，耦合至该指示节点。4.如权利要求1所述的记忆体装置，其特征在于，所述多个主记忆体单元及所述多个冗余记忆体单元包含多个电阻式随机存取记忆体记忆体单元。5.如权利要求1所述的记忆体装置，其特征在于，还包含：一或多个位元线，耦合在该一或多个写入驱动器与该主阵列及该冗余阵列之间。6.如权利要求5所述的记忆体装置，其特征在于，该一或多个写入驱动器还包含：一开关，耦合在该一或多个位元线的一者与该比较器的该输入之间。7.如权利要求1所述的记忆体装置，其特征在于，还包含：一或多个第一位元线，耦合在该一或多个写入驱动器与该主阵列之间；以及一或多个第二位元线，耦合...
【专利技术属性】
技术研发人员：池育德，邹宗成，吴俊谕，洪哲民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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