一种时钟保持系统、方法及存储设备技术方案

本发明专利技术涉及计算机技术领域，尤其涉及一种时钟保持系统、方法及存储设备。所述系统包括：由主板产生的第一时钟信号；由晶振产生的第二时钟信号；掉电保护芯片；时钟控制单元，所述时钟控制单元的两个输入端分别与所述第一时钟信号和所述第二时钟信号连接，所述时钟控制单元用于对所述第一时钟信号进行检测以生成检测结果，并根据所述检测结果从所述第一时钟信号和所述第二时钟信号中选择其中一个作为目标时钟输入，并基于所述目标时钟输入为所述掉电保护芯片提供第三时钟信号。本发明专利技术的方案不再依赖电源的掉电状态检测，显著提升了时钟保持的时效性，适合各类具备掉电保护功能的存储器件，具有较好的通用性。具有较好的通用性。具有较好的通用性。

【技术实现步骤摘要】
一种时钟保持系统、方法及存储设备


[0001]本专利技术涉及计算机
，尤其涉及一种时钟保持系统、方法及存储设备。

技术介绍

[0002]在服务器产品设计中，掉电保护是非常重要的特性，当服务器内部的存储设备（如磁盘阵列Redundant Array of Independent Disks，简称RAID卡）的供电在突发情况下发生浪涌或断电，掉电保护功能可以保证数据的不丢失，确保数据的安全可靠。RAID卡的数据保护功能是由ROC芯片调度实现的，其在掉电发生后将易失性缓存中的数据搬运到非易失性NAND介质中，因此在掉电时必须确保ROC芯片的掉电保护功能工作正常，避免芯片出现挂死现象，从而影响数据刷出到NAND中。实际当RAID卡发生掉电后，服务器侧提供的PCIe时钟会丢失，此时若RAID卡侧ROC（Raid On Chip，片上RAID）芯片PCIe EP（End Point端点）端的参考时钟不能及时提供，就会导致EP内部锁相环失锁，响应超时，进而锁死芯片内部互连总线，最终导致ROC挂死。
[0003]目前，传统掉电保护芯片的时钟信号保持是通过多路复用器（Multiplexer，简称MUX）实现的，然而MUX切换方案适合对时钟连续性要求较低、以及实时性不高的PCIe EP IP（Intellectual Property core，知识产权核），通用性较差，因而亟需改进。

技术实现思路

[0004]有鉴于此，有必要针对以上技术问题，提供一种时钟保持系统、方法及存储设备。
[0005]根据本专利技术的第一方面，提供了时钟保持系统，所述系统包括，由主板产生的第一时钟信号；由晶振产生的第二时钟信号；掉电保护芯片；时钟控制单元，所述时钟控制单元的两个输入端分别与所述第一时钟信号和所述第二时钟信号连接，所述时钟控制单元用于对所述第一时钟信号进行检测以生成检测结果，并根据所述检测结果从所述第一时钟信号和所述第二时钟信号中选择其中一个作为目标时钟输入，并基于所述目标时钟输入为所述掉电保护芯片提供第三时钟信号。
[0006]在一些实施例中，所述晶振包括压控晶体振荡器，所述压控晶体振荡器的输出端输出所述第二时钟信号。
[0007]在一些实施例中，所述时钟控制单元包括模拟锁相环；所述模拟锁相环的两个输入端分别与所述第一时钟信号的输出端和所述第二时钟信号的输出端连接，所述模拟锁相环包括第一输出端、第二输出端、第三输出端和第四输出端，所述第一输出端、第二输出端和第三输出端均与所述掉电保护芯片的PCIe端点连接，所述第四输出端与所述压控晶体振荡器的电压驱动端连接；其中，所述第一输出端用于输出所述第三时钟信号，所述第二输出端用于输出锁定状态信号，所述第三输出端用于输出时钟状态信号，所述第四输出端用于输出所述模拟
锁相环内部的鉴相滤波器所产生的驱动电压。
[0008]在一些实施例中，所述模拟锁相环配置用于：响应于未完成对所述第一时钟信号的锁定，则通过所述第二输出端输出未锁定信号至所述掉电保护芯片的PCIe端点；响应于完成对所述第一时钟信号的锁定，则将所述第一时钟信号作为当前时钟源来输出所述第三时钟信号，并通过所述第二输出端输出锁定信号至所述掉电保护芯片的PCIe端点。
[0009]在一些实施例中，所述模拟锁相环进一步配置用于：响应于完成与所述掉电保护芯片的PCIe端点的PCIe连接，则持续对所述第一时钟信号进行检测以确定第一时钟信号是否异常；响应于所述第一时钟信号异常，则诊断为失锁并进入自由振荡模式以将所述第二时钟信号作为当前时钟源来输出所述第三时钟信号，并通过所述第二输出端和所述第三输出端分别输出未锁定信号和时钟丢失信号至所述掉电保护芯片的PCIe端点。
[0010]在一些实施例中，所述模拟锁相环进一步配置用于：响应于将所述第二时钟信号作为当前时钟源来输出所述第三时钟信号，则对所述第二时钟信号执行再次锁定，以及在本次锁定执行完成后再次通过所述第二输出端输出锁定信号至所述掉电保护芯片的PCIe端点。
[0011]在一些实施例中，所述掉电保护芯片配置用于：响应于存在未锁定信号输入，则令PCIe端点内部的锁相环对所述第一输出端当前输出的第三时钟信号不予响应；响应于存在锁定信号输入，则令PCIe端点内部的锁相环执行锁相流程；响应于PCIe端点内部的锁相环当前已锁定且存在时钟丢失信号输入，则令PCIe端点内部的锁相环失锁。
[0012]在一些实施例中，所述掉电保护芯片还配置用于：响应于存在时钟丢失信号输入，则执行下电保护流程。
[0013]在一些实施例中，所述模拟锁相环进一步配置用于：响应于所述第一时钟信号当前存在上升沿，则持续判断当前上升沿与前一个上升沿的时间差是否超过第一时间阈值；响应于当前上升沿与前一个上升沿的时间差未超过第一时间阈值，则确定第一时钟信号正常；响应于当前上升沿与前一个上升沿的时间差超过第一时间阈值，则确定第一时钟信号异常。
[0014]在一些实施例中，所述模拟锁相环进一步配置用于：响应于所述第一时钟信号当前不存在上升沿，则判断当前时间与最后一个上升沿产生的时间之间的差值是否超过第二时间阈值；响应于当前时间与最后一个上升沿的产生时间之间的差值超过第二时间阈值，则确认第一时钟信号异常。
[0015]在一些实施例中，所述时钟控制单元包括时钟信号检测单元和多路复用器；所述第一时钟信号和所述第二时钟信号分别输入到所述多路复用器的两个输入
端，所述多路复用器的输出端与所述掉电保护芯片连接；所述时钟信号检测单元用于对所述第一时钟信号进行检测以确定所述第一时钟信号是否异常，并根据所述第一时钟信号是否正常的检测结果向所述多路复用器输出选通信号。
[0016]在一些实施例中，所述时钟信号检测单元配置用于；响应于所述第一时钟信号正常，则输出选通第一时钟信号的选通控制信号；响应于所述第一时钟信号异常，则输出选通第二时钟信号的选通控制信号。
[0017]在一些实施例中，所述掉电保护芯片配置用于：响应于所述多路复用器选通所述第二时钟信号输入至掉电保护芯片，则执行下电保护流程。
[0018]在一些实施例中，所述系统还包括超级电容；所述超级电容用于在所述掉电保护芯片执行下电保护流程时为所述掉电保护芯片、所述晶振、所述时钟控制单元供电。
[0019]在一些实施例中，所述系统还包括：微控制单元；所述微控制单元与所述模拟锁相环连接，用于在掉电保护芯片完成上电后写模拟锁相环寄存器以配置模拟锁相环的工作参数。
[0020]在一些实施例中，所述掉电保护芯片用于存储设备的数据保护，所述存储设备选自磁盘阵列卡、固态硬盘、机械硬盘中的任意一种。
[0021]在一些实施例中，所述晶振和所述时钟控制单元集成在所述存储设备的板卡上。
[0022]在一些实施例中，所述存储设备为多个，所述晶振和所述时钟控制单元通过外挂方式挂载至多个存储设备中的任意一个。
[0023]根据本专利技术的第二方面，提供了一种时钟保持方法，所述方法包括：将主板产生的第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟保持系统，其特征在于，所述系统包括：由主板产生的第一时钟信号；由晶振产生的第二时钟信号；掉电保护芯片；时钟控制单元，所述时钟控制单元的两个输入端分别与所述第一时钟信号和所述第二时钟信号连接，所述时钟控制单元用于对所述第一时钟信号进行检测以生成检测结果，并根据所述检测结果从所述第一时钟信号和所述第二时钟信号中选择其中一个作为目标时钟输入，并基于所述目标时钟输入为所述掉电保护芯片提供第三时钟信号。2.根据权利要求1所述的时钟保持系统，其特征在于，所述晶振包括压控晶体振荡器，所述压控晶体振荡器的输出端输出所述第二时钟信号。3.根据权利要求2所述的时钟保持系统，其特征在于，所述时钟控制单元包括模拟锁相环；所述模拟锁相环的两个输入端分别与所述第一时钟信号的输出端和所述第二时钟信号的输出端连接，所述模拟锁相环包括第一输出端、第二输出端、第三输出端和第四输出端，所述第一输出端、第二输出端和第三输出端均与所述掉电保护芯片的PCIe端点连接，所述第四输出端与所述压控晶体振荡器的电压驱动端连接；其中，所述第一输出端用于输出所述第三时钟信号，所述第二输出端用于输出锁定状态信号，所述第三输出端用于输出时钟状态信号，所述第四输出端用于输出所述模拟锁相环内部的鉴相滤波器所产生的驱动电压。4.根据权利要求3所述的时钟保持系统，其特征在于，所述模拟锁相环配置用于：响应于未完成对所述第一时钟信号的锁定，则通过所述第二输出端输出未锁定信号至所述掉电保护芯片的PCIe端点；响应于完成对所述第一时钟信号的锁定，则将所述第一时钟信号作为当前时钟源来输出所述第三时钟信号，并通过所述第二输出端输出锁定信号至所述掉电保护芯片的PCIe端点。5.根据权利要求4所述的时钟保持系统，其特征在于，所述模拟锁相环进一步配置用于：响应于完成与所述掉电保护芯片的PCIe端点的PCIe连接，则持续对所述第一时钟信号进行检测以确定第一时钟信号是否异常；响应于所述第一时钟信号异常，则诊断为失锁并进入自由振荡模式以将所述第二时钟信号作为当前时钟源来输出所述第三时钟信号，并通过所述第二输出端和所述第三输出端分别输出未锁定信号和时钟丢失信号至所述掉电保护芯片的PCIe端点。6.根据权利要求5所述的时钟保持系统，其特征在于，所述模拟锁相环进一步配置用于：响应于将所述第二时钟信号作为当前时钟源来输出所述第三时钟信号，则对所述第二时钟信号执行再次锁定，以及在本次锁定执行完成后再次通过所述第二输出端输出锁定信号至所述掉电保护芯片的PCIe端点。7.根据权利要求6所述的时钟保持系统，其特征在于，所述掉电保护芯片配置用于：响应于存在未锁定信号输入，则令PCIe端点内部的锁相环对所述第一输出端当前输出
的第三时钟信号不予响应；响应于存在锁定信号输入，则令PCIe端点内部的锁相环执行锁相流程；响应于PCIe端点内部的锁相环当前已锁定且存在时钟丢失信号输入，则令PCIe端点内部的锁相环失锁。8.根据权利要求6所述的时钟保持系统，其特征在于，所述掉电保护芯片还配置用于：响应于存在时钟丢失信号输入，则执行下电保护流程。9.根据权利要求5所述的时钟保持系统，其特征在于，所述模拟锁相环进一步配置用于：响应于所述第一时钟信号当前存在上升沿，则持续判断当前上升沿与前一个上升沿的时间...

【专利技术属性】
技术研发人员：冯笑阳，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：