双栅SGT半导体器件的制造方法技术

本发明专利技术公开了一种双栅SGT半导体器件的制造方法，包括：步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在第一沟槽中形成栅介质层和栅极导电材料层。步骤二、在半导体衬底的选定区域中形成一个以上的第二沟槽，第二沟槽位于各第一沟槽的两侧的所述半导体衬底中；在第二沟槽中形成屏蔽介质层和屏蔽栅导电材料层。第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到。第二沟槽的深度大于第一沟槽的深度，在反向耐压时，屏蔽栅导电材料层用于对屏蔽栅导电材料层之间的漂移区进行耗尽，以提升器件耐压。本发明专利技术能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，从而能降低工艺难度并增加工艺可控性。增加工艺可控性。增加工艺可控性。

【技术实现步骤摘要】
双栅SGT半导体器件的制造方法


[0001]本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种双栅(dual gate)屏蔽栅沟槽(SGT)半导体器件的栅间介质层的制造方法。

技术介绍

[0002]SGT MOSFET是一种新型的功率半导体器件，不仅导通损耗比传统深沟槽MOSFET更低，而且开关损耗也更低，在高性能领域具有明显的成本优势，是中低压(小于100V～250V)MOSFET目前最前沿的先进核心技术。
[0003]SGT MOSFET拥有两个多晶硅(Poly)组成的栅，位于下方的栅为屏蔽栅也即源极多晶硅，用于在反向耐压时帮助耐压区电荷耗尽。位于上方的栅为控制栅也即常规的多晶硅栅，用于控制器件的开关。
[0004]SGT半导体器件如SGT MOSFET中最重要的一步工艺就是栅极沟槽中的两个多晶硅(Poly)组成的栅即多晶硅屏蔽栅和多晶硅栅之间的隔离工艺，一般用氧化层介质进行隔离，称之为多晶硅间氧化层(Inter Poly Oxide，IPO)。多晶硅屏蔽栅会连接到由正面金属层组成的源极，故多晶硅屏蔽栅也称为源极多晶硅；多晶硅栅会连接到由正面金属层组成的栅极；IPO的厚度和稳定性不仅影响栅极和源极的隔离效果，而且影响输入电容大小，对于SGT工艺非常关键。
[0005]目前，业内主要有两种IPO制作方案，分别为采用热氧化工艺形成IPO以及高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积IPO。
[0006]其中，热氧化工艺形成IPO中，在底部的源极多晶硅形成之后，会进行重离子注入使得源极多晶硅表面进一步形成缺陷；而栅极沟槽侧面也即平台(Mesa)侧壁沟道区域的半导体材料如硅保持为较好的单晶结构，之后进行热氧化工艺在源极多晶硅的顶部形成IPO，同时在栅极沟槽的侧面形成栅氧化层(GOX)，利用源极多晶硅表面的缺陷较多的特点，使得IPO的厚度大于栅氧化层的厚度。这种工艺步骤简单，但是工艺难度较大，而且IPO与GOX厚度比值固定，厚度可调节范围较小，不适用于薄栅氧产品，而且在源极多晶硅的顶角(poly corner)位置容易存在IPO明显偏薄的薄弱点。
[0007]HDP CVD工艺沉积IPO中，需要采用HDP CVD工艺形成氧化层将栅极沟槽完全填充，之后对氧化层进行回刻形成所需厚度的IPO。这种工艺中IPO的厚度可调范围大，不受栅氧化层的厚度影响，但是工艺步骤繁琐，成本高。而且受限于HDP填充能力，深宽比大于3时难以实现。其IPO厚度取决于氧化层回刻，波动性较大。

技术实现思路

[0008]本专利技术所要解决的技术问题是提供一种双栅SGT半导体器件的制造方法，能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，从而能降低工艺难度并增加工艺可控性。
[0009]为解决上述技术问题，本专利技术提供的双栅SGT半导体器件的制造方法，其特征在
于，包括如下步骤：
[0010]步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在所述第一沟槽的内侧表面形成栅介质层，之后再在所述第一沟槽中填充栅极导电材料层。
[0011]步骤二、在所述半导体衬底的选定区域中形成一个以上的第二沟槽，所述第二沟槽位于各所述第一沟槽的两侧的所述半导体衬底中；在所述第二沟槽的内侧表面形成屏蔽介质层，之后再在所述第二沟槽中填充屏蔽栅导电材料层。
[0012]所述第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到。
[0013]所述第二沟槽的深度大于所述第一沟槽的深度，在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
[0014]进一步的改进是，还包括步骤：
[0015]步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第一沟槽穿过所述体区；
[0016]步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。
[0017]进一步的改进是，还包括步骤：
[0018]步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第一沟槽的侧面自对准。
[0019]步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。
[0020]进一步的改进是，步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。
[0021]进一步的改进是，步骤二包括如下分步骤：
[0022]步骤21、在所述半导体衬底表面形成硬质掩膜层。
[0023]步骤22、对所述硬质掩膜层进行图形刻蚀形成硬质掩膜层图形，所述硬质掩膜层图形中的开口区域将所述第二沟槽的形成区域打开。
[0024]步骤23、以所述硬质掩膜层图形为掩膜对所述半导体衬底进行刻蚀形成所述第二沟槽。
[0025]步骤24、在所述第二沟槽的内侧表面形成所述屏蔽介质层。
[0026]步骤25、在所述第二沟槽中填充所述屏蔽栅导电材料层。
[0027]进一步的改进是，所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。
[0028]进一步的改进是，步骤23完成后以及步骤24之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤。
[0029]进一步的改进是，所述屏蔽介质层的材料采用氧化层，步骤24包括如下分步骤：
[0030]进行热氧化层形成第一屏蔽氧化层。
[0031]采用CVD沉积工艺形成第二屏蔽氧化层，由所述第一屏蔽氧化层和所述第二屏蔽氧化层叠加形成所述屏蔽介质层。
[0032]进一步的改进是，所述屏蔽栅导电材料层的材料采用多晶硅；步骤25包括如下分
步骤：
[0033]沉淀第二多晶硅层将所述第二沟槽完全填充且延伸到所述第二沟槽外的所述屏蔽介质层表面。
[0034]进行多晶硅回刻将所述第二沟槽外的所述第二多晶硅层去除。
[0035]采用化学机械研磨或湿法刻蚀工艺将所述第二沟槽外的所述屏蔽介质层去除。
[0036]去除所述硬质掩膜层中的所述第二氮化层。
[0037]进一步的改进是，步骤一中，所述栅介质层的材料采用氧化层且采用热氧化工艺形成。
[0038]进一步的改进是，步骤一中，所述栅极导电材料层的材料采用多晶硅。
[0039]进一步的改进是，形成所述屏蔽栅导电材料层之后，还包括：
[0040]形成层间膜。
[0041]在选定区域形成接触孔，所述接触孔穿过所述层间膜，在所述源区、所述栅极导电材料层和所述屏蔽栅导电材料层的顶部都形成于对应的所述接触孔。
[0042]形成正面金属层，对所述正面金属层进行图形化刻蚀形成源极和栅极，所述源区和所述屏蔽栅导电材料层都通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双栅SGT半导体器件的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在所述第一沟槽的内侧表面形成栅介质层，之后再在所述第一沟槽中填充栅极导电材料层；步骤二、在所述半导体衬底的选定区域中形成一个以上的第二沟槽，所述第二沟槽位于各所述第一沟槽的两侧的所述半导体衬底中；在所述第二沟槽的内侧表面形成屏蔽介质层，之后再在所述第二沟槽中填充屏蔽栅导电材料层；所述第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到；所述第二沟槽的深度大于所述第一沟槽的深度，在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。2.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第一沟槽穿过所述体区；步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。3.如权利要求2所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第一沟槽的侧面自对准；步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。4.如权利要求3所述的双栅SGT半导体器件的制造方法，其特征在于：步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。5.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤二包括如下分步骤：步骤21、在所述半导体衬底表面形成硬质掩膜层；步骤22、对所述硬质掩膜层进行图形刻蚀形成硬质掩膜层图形，所述硬质掩膜层图形中的开口区域将所述第二沟槽的形成区域打开；步骤23、以所述硬质掩膜层图形为掩膜对所述半导体衬底进行刻蚀形成所述第二沟槽；步骤24、在所述第二沟槽的内侧表面形成所述屏蔽介质层；步骤25、在所述第二沟槽中填充所述屏蔽栅导电材料层。6.如权利要求5所述的双栅SGT半导体器件的制造方法，其特征在于：所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。7.如权利要求6所述的双栅SGT半导体器件的制造方法，其特征在于：步骤23完成后以及步骤24之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤。8.如权利要求7所述的双栅SGT半导体器件...

【专利技术属性】
技术研发人员：李昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：