一种叠层片式压敏电阻网络及其制作方法技术

本发明专利技术适用于电子元器件领域，提供了一种叠层片式压敏电阻网络及其制作方法；叠层片式压敏电阻网络包括：下介质层；形成于下介质层上的多个压敏电阻单元，多个压敏电阻单元之间相互独立；连接至多个压敏电阻单元的两个端部的端电极；以及上介质层，与附着有多个压敏电阻单元的下介质层结合；压敏电阻单元进一步包括：附着于下介质层上的内电极以及覆盖于内电极上的压敏电阻膜。本发明专利技术提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成本，实现了小型化。

【技术实现步骤摘要】

本专利技术属于电子元器件领域，尤其涉及一种叠层片式压敏电阻网络及其制 作方法。
技术介绍
瞬变电压和浪涌电压以及静电i丈电(Electro-Static Discharge ， ESD)对集成 电路和半导体器件的破坏是众所周知的，即半导体器件对电压和电流的浪涌十 分敏感，即使10-6数量级静电噪声也可能导致元器件、电路损坏或失效。而近 年来集成电路和半导体器件的低电压发展趋势明显,尤其是低电压操作的手持 式电子产品的发展使得过电压保护元器件变得越来越重要，因此抑制瞬变电压、 浪涌电压及ESD的片式元件无疑不可缺少。随着移动通信、个人数据处理机(Personal Digital Assistant, PDA)、计 算机等设备的不断小巧化，功能多样化，内部电路设计的复杂化，对抑制瞬变 电压、浪涌电压及ESD的防护需求也不断增加，而压每文电阻器也#^广泛应用于 此类保护电路中。传统的片式压敏电阻器为单个独立产品，在多线路保护方面，占用面积大， 不利于设备小型化，元件安装效率低，造成整机成本高。
技术实现思路
本专利技术实施例的目的在于提供一种体积小、安装效率高、成本低的叠层片 式压^:电阻网络。本专利技术实施例是这样实现的， 一种叠层片式压敏电阻网络，所述叠层片式 压敏电阻网络包括下介质层；形成于所述下介质层上的多个压敏电阻单元，所述多个压^:电阻单元之间相互独立；连接至所述多个压^i文电阻单元的两个端 部的端电极；以及上介质层，与附着有多个压敏电阻单元的下介质层结合；所 述压敏电阻单元进一步包括内电极，附着于所述下介质层上；以及压每丈电阻 膜，覆盖于所述内电极上。其中，所述多个压每丈电阻单元通过所述端电极构成并联形式。 其中，所述压敏电阻膜通过叠印或流延的方式覆盖于所述内电极上。 其中，所述下介质层和上介质层由压敏陶瓷粉料与粘合剂、溶剂、增塑剂 充分球磨混合成粘度为20 - 500PaS的浆料制成。其中，所述上介质层是通过流延的方式在附着有多个压敏电阻单元的下介 质层上形成。其中，所述端电极是采用涂银机在所述多个压敏电阻单元的两个端部涂银 后烧银形成。本专利技术实施例的目的还在于提供一种制作上述叠层片式压敏电阻网络的方 法，所述方法包括下述步骤步骤1:配料将压敏陶瓷粉料与粘合剂、溶剂、增塑剂充分球磨混合成 粘度为20 - 500PaS的浆沣+;步骤2:流延成型采用步骤l中的浆料制作下介质层，在下介质层上设 置多个压敏电阻单元，即在下介质层上印刷设定图案的内电极浆料，然后烘干； 采用步骤1中的浆料流延形成覆盖在内电极图案之上的压敏电阻膜，然后煤干； 重复进行印刷图案和流延压敏电阻膜步骤至设定的层数；在附着有多个压敏电 阻单元的下介质层上流延上介质层；步骤3:制作端电极采用专用的异形涂银机根据压敏电阻网络端电极形 状选用合适的涂银滚轮，将端电极形状移印在瓷片之上，然后经烧银完成端电 极制作。其中，所述方法进一步包括下述步骤步骤4:表面处理在步骤3中的压敏电阻网络表面除端电极外的地方涂敷保护层。其中，所述保护层为玻璃、绝缘陶瓷、酚醛树脂、环氧树脂、硅树脂中的 一种或多种。其中，所述方法进一步包括下述步骤步骤5:将表面处理后的压敏电阻网络经电镀、分选得到叠层片式压敏电 阻网络成品。本专利技术实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集 成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降 低了整机成本，实现了小型化；同时在压敏电阻网络除端电极外的瓷体上形成 均匀致密、耐湿的保护层，有效解决了压敏电阻网络在电镀的过程中导致的扩 散和带来性能变差的问题，使压敏电阻网络更易于进行电镀镍、锡处理，大大 提高了产品的焊接可靠性。附图说明图1是本专利技术实施例提供的叠层片式压敏电阻网络的结构示意图； 图2是本专利技术实施例提供的叠层片式压敏电阻网络的分解结构示意图； 图3是本专利技术实施例提供的制作叠层片式压敏电阻网络的方法流程图； 图4是本专利技术第一实施例提供的叠层片式压敏电阻网络的立体结构示意图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅 仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集 成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降6低了整机成本，实现了小型化。本专利技术实施例提供的叠层片式压敏电阻网络可以应用于移动通信、PDA 、 计算机等电子设备在多线路过压保护电路中的高效安装。图l是本专利技术实施例 提供的叠层片式压敏电阻网络的结构示意图，图2是本专利技术实施例提供的叠层 片式压敏电阻网络的分解结构示意图；为了便于说明，仅示出了与本专利技术实施 例相关的部分，详述如下。叠层片式压壽丈电阻网络包括下介质层l、多个压壽丈电阻单元2、端电极3 以及上介质层4;其中，多个压敏电阻单元2形成于下介质层1上；多个压敏 电阻单元2之间相互独立；端电极3连接至多个压敏电阻单元2的两个端部， 多个压敏电阻单元2之间通过端电极3连接；上介质层4与附着有多个压敏电 阻单元2的下介质层1结合；压敏电阻单元2进一步包括附着于下介质层上 的内电极21以及覆盖于内电极上的压敏电阻膜22。在本专利技术实施例中，多个压敏电阻单元2通过端电极3构成并联形式。作为本专利技术的一个实施例，压敏电阻膜通过叠印或流延的方式覆盖于内电 极上。在本专利技术实施例中，下介质层1和上介质层4由压敏陶瓷粉料与粘合剂、 溶剂、增塑剂充分球磨混合成粘度为20 - 500PaS的浆料制成。作为本专利技术的一个实施例，上介质层4是通过流延的方式在附着有多个压 敏电阻单元2的下介质层1上形成。在本专利技术实施例中，端电极是采用涂银机在多个压敏电阻单元2的两个端 部涂银后烧银形成。本专利技术实施例提供的叠层片式压敏电阻网络在成型过程中将多个分立的压 敏电阻单元集成为一体，应用于多线路过压保护方面，很大程度上提高了元件 安装密度和效率，降低了整机成本，同时也实现了小型化。图3示出了本专利技术实施例提供的制作叠层片式压敏电阻网络的方法流程， 为了便于说明，仅示出了与本专利技术实施例相关的部分，详述如下。制作上述叠层片式压敏电阻网络的方法包括下述步骤在步骤S31中，配料将压敏陶瓷粉料与粘合剂、溶剂、增塑剂充分球磨 混合成粘度为20 - 500PaS的浆料；在步骤S^中，流延成型采用步骤S31中的浆料制作下介质层，在下介 质层上设置多个压^:电阻单元，即在下介质层上印刷设定图案的内电极浆料， 然后烘干；采用步骤S31中压敏电阻浆料流延形成的压敏电阻膜覆盖在内电极 图案之上，然后烘干；重复进行印刷图案和流延压敏电阻膜步骤至设定的层数； 在附着有多个压敏电阻单元的下介质层上流延上介质层；在步骤S33中，制作端电极采用专用的异形涂银机根据压敏电阻网络端 电极形状选用合适的涂银滚轮，将端电极形状移印在瓷片之上，然后经烧银完 成端电极制作。在本专利技术实施例中，上述制作叠层片式压^:电阻网络的方法还进一步包括 下述步骤在步骤S34中，表面处理在步骤S33中的压敏电阻网络表面除端电极外 的地方涂敷保护层。其中，保护层可以为玻璃、绝缘陶瓷、酚醛树脂、环氧树 脂、硅本文档来自技高网...

【技术保护点】
一种叠层片式压敏电阻网络，其特征在于，所述叠层片式压敏电阻网络包括：　下介质层；　形成于所述下介质层上的多个压敏电阻单元，所述多个压敏电阻单元之间相互独立；　连接至所述多个压敏电阻单元的两个端部的端电极；以及　上介质 层，与附着有多个压敏电阻单元的下介质层结合；　所述压敏电阻单元进一步包括：　内电极，附着于所述下介质层上；以及　压敏电阻膜，覆盖于所述内电极上。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐鹏飞，丁晓鸿，付贤民，马建华，黄波，黄寒寒，徐平友，尚晓云，段凛，
申请(专利权)人：深圳振华富电子有限公司，中国振华集团科技股份有限公司，
类型：发明
国别省市：94[中国|深圳]