半导体存储装置制造方法及图纸

实施方式提供能够良好地进行控制的半导体存储装置。一个实施方式的半导体存储装置具备：存储串；与存储串连接的感测放大器；第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与感测放大器、第一锁存电路以及第二锁存电路连接的第一布线；与第三锁存电路连接的第二布线；与第四锁存电路连接的第三布线；将第一布线与第三布线可电断开地连接的第一开关晶体管；将第一布线与第二布线可电断开地连接的第二开关晶体管；以及将第二布线与第三布线可电断开地连接的第三开关晶体管。三布线可电断开地连接的第三开关晶体管。三布线可电断开地连接的第三开关晶体管。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享有以日本专利申请2022
‑
026486号(申请日：2022年2月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本实施方式涉及半导体存储装置。

技术介绍

[0004]已知有具备存储单元阵列和多个感测放大器单元的半导体存储装置，该存储单元阵列具备多个存储单元及与多个存储单元连接的多个位线，该多个感测放大器单元与多个位线分别连接。

技术实现思路

[0005]本实施方式提供能够良好地进行控制的半导体存储装置。
[0006]一个实施方式所涉及的半导体存储装置具备：存储串；与存储串连接的位线；与位线连接的感测放大器；与感测放大器电连接的第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与感测放大器、第一锁存电路以及第二锁存电路连接的第一布线；与第三锁存电路连接的第二布线；与第四锁存电路连接的第三布线；将第一布线与第三布线可电断开地连接的第一开关晶体管；将第一布线与第二布线可电断开地连接的第二开关晶体管；以及将第二布线与第三布线可电断开地连接的第三开关晶体管。
附图说明
[0007]图1是示出第一实施方式所涉及的存储系统10的构成的示意性框图。
[0008]图2是示出存储器裸片MD的构成的示意性框图。
[0009]图3是示出存储单元阵列MCA的构成的示意性电路图。
[0010]图4是示出感测放大器模块SAM的构成的示意性框图。
[0011]图5是示出感测放大器单元SAU的构成的示意性电路图。
[0012]图6是示出存储器裸片MD的构成的示意性立体图。
[0013]图7是示出图6的一部分构成的示意性放大图。
[0014]图8的(a)、(b)是用于说明记录在存储单元MC中的数据的示意图。
[0015]图9是用于说明读取动作的示意性截面图。
[0016]图10是用于说明硬比特读取和软比特读取的示意图。
[0017]图11是示出感测放大器模块SAM的动作的定时的图。
[0018]图12是用于说明多个锁存电路之间的数据交换的示意性框图。
[0019]图13是用于说明多个锁存电路之间的数据交换的示意性框图。
[0020]图14是用于说明多个锁存电路之间的数据交换的示意性框图。
[0021]图15是用于说明多个锁存电路之间的数据交换的示意性框图。
[0022]图16是用于说明多个锁存电路之间的数据交换的示意性框图。
[0023]图17是用于说明多个锁存电路之间的数据交换的示意性框图。
[0024]图18是用于说明多个锁存电路之间的数据交换的示意性框图。
[0025]图19是用于说明多个锁存电路之间的数据交换的示意性框图。
[0026]图20是用于说明多个锁存电路之间的数据交换的示意性框图。
[0027]图21是用于说明多个锁存电路之间的数据交换的示意性框图。
[0028]图22是用于说明多个锁存电路之间的数据交换的示意性框图。
[0029]图23是用于说明多个锁存电路之间的数据交换的示意性框图。
[0030]图24是用于说明多个锁存电路之间的数据交换的示意性框图。
[0031]图25是示出比较例所涉及的感测放大器模块SAM的动作的定时的图。
[0032]图26是用于说明比较例所涉及的多个锁存电路之间的数据交换的框图。
[0033]图27是示出第二实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
[0034]图28是示出第三实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
[0035]图29是示出第四实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
具体实施方式
[0036]接着，参照附图详细说明实施方式所涉及的半导体存储装置。另外，以下的实施方式只不过是一个例子，并不是以限定本专利技术的意图来示出的。
[0037]另外，在本说明书中，在提及“半导体存储装置”的情况下，有时意味着存储器裸片，有时意味着存储器芯片、存储卡、SSD等包含控制器裸片的存储系统。进一步地，有时也意味着智能手机、平板终端、个人计算机等包含主机的构成。
[0038]另外，在本说明书中，在提及第一构成与第二构成“电连接”的情况下，可以是第一构成与第二构成直接连接，也可以是第一构成经由布线、半导体构件或晶体管等与第二构成连接。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为截止状态，第1个晶体管也是与第3个晶体管“电连接”。
[0039]另外，在本说明书中，在提及第一构成“连接在”第二构成以及第三构成“之间”的情况下，有时意味着第一构成、第二构成及第三构成串联连接，且第一构成设置在第二构成及第三构成的电流路径上。
[0040]另外，在本说明书中，在提及电路等使两条布线等“导通”的情况下，有时意味着，例如该电路等包含晶体管等，该晶体管等设置在两条布线之间的电流路径上，该晶体管等成为导通状态。
[0041][第一实施方式][0042][存储系统10][0043]图1是示出第一实施方式所涉及的存储系统10的构成的示意性框图。
[0044]存储系统10根据从主机20发送的信号，进行用户数据的读取、写入、擦除等。即，执行读取动作、写入动作、擦除动作。存储系统10例如是存储器芯片、存储卡、SSD或其它能够存储用户数据的系统。存储系统10包括存储用户数据的多个存储器裸片MD、和与该多个存储器裸片MD及主机20连接的控制器裸片CD。控制器裸片CD例如具有处理器、RAM、ROM、ECC电
路等，进行逻辑地址与物理地址的转换、比特误码检测/纠正、损耗均衡等处理。
[0045]图2是示出第一实施方式所涉及的存储器裸片MD的构成的示意性框图。图3～图5是示出存储器裸片MD的一部分构成的示意性电路图。
[0046]如图2所示，存储器裸片MD具备存储数据的存储单元阵列MCA、以及与存储单元阵列MCA连接的周边电路PC。
[0047][存储单元阵列MCA][0048]存储单元阵列MCA具备多个存储区块MB。如图3所示，这些多个存储区块MB分别具备多个串单元SU。这些多个串单元SU分别具备多个存储串MS。这些多个存储串MS的一端分别通过位线BL与周边电路PC连接。另外，这些多个存储串MS的另一端分别通过共用的源极线SL与周边电路PC连接。
[0049]存储串MS具备串联连接在位线BL和源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC以及源极侧选择晶体管STS。以下，有时将漏极侧选择晶体管STD和源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
[0050]本实施方式所涉及的存储单元MC是具备作为沟道区域发挥作用的半导体层、包含电荷储存膜的栅极绝缘膜、以及栅电极的场效应晶体管(存储晶体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储串；与所述存储串连接的位线；与所述位线连接的感测放大器；与所述感测放大器电连接的第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与所述感测放大器、所述第一锁存电路以及所述第二锁存电路连接的第一布线；与所述第三锁存电路连接的第二布线；与所述第四锁存电路连接的第三布线；将所述第一布线与所述第三布线可电断开地连接的第一开关晶体管；将所述第一布线与所述第二布线可电断开地连接的第二开关晶体管；以及将所述第二布线与所述第三布线可电断开地连接的第三开关晶体管。2.根据权利要求1所述的半导体存储装置，其中，在读取动作的第一定时，所述第一锁存电路根据所述感测放大器的输出保持第一数据，在读取动作的比所述第一定时晚的第二定时，所述第二锁存电路根据所述感测放大器的输出保持第二数据，在读取动作的比所述第二定时晚的第三定时，所述第一数据经由所述第一布线以及所述第三布线从所述第一锁存电路被传送到所述第四锁存电路，在读取动作的比所述第三定时晚的第四定时，所述第二数据经由所述第一布线以及所述第二布线从所述第二锁存电路被传送到所述第三锁存电路，在读取动作的比所述第四定时晚的第五定时，所述...

【专利技术属性】
技术研发人员：藤生政树，志贺仁，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：