闪存的读电路的控制装置和方法制造方法及图纸

本发明专利技术公开了一种闪存的读电路的控制装置，存储单元都采用分离栅浮栅器件，包括：第一源和第二源漏区，多个分离的具有浮栅的第一栅极结构，第一栅极结构间的第二栅极结构。各第一栅极结构的控制栅连接到控制栅线。第二栅极结构连接到对应的字线。控制装置用于实现对未选定存储位的控制栅电压和字线电压进行控制，包括：设置第一时间段，将控制栅电压和字线电压设置为高压以实现读取；在第一时间段后设置第二时间段，在第二时间段内，将控制栅电压和字线电压设置为一个以上依次降低的中压，以防止在第二时间段内产生读取干扰。本发明专利技术还提供一种闪存的读电路的控制方法。本发明专利技术提高读取窗口，同时还能防止较高读取电压所带来的读干扰。扰。扰。

【技术实现步骤摘要】
闪存的读电路的控制装置和方法


[0001]本专利技术涉及半导体集成电路领域，特别是涉及一种闪存的读电路的控制装置。本专利技术还涉及一种闪存的读电路的控制。

技术介绍

[0002]如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；各所述存储单元101都采用分离栅浮栅器件。
[0003]如图2所示，所述分离栅浮栅器件包括：第一源漏区205和第二源漏区206，位于所述第一源漏区205和所述第二源漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
[0004]所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
[0005]所述分离栅浮栅器件为N型器件，所述第一源漏区205和所述第二源漏区206都由N+区组成。
[0006]P型掺杂的沟道区位于所述第一源漏区205和所述第二源漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205和所述第二源漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205和所述第二源漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
[0007]所述存储单元101的所述第二源漏区206连接到位线BL1。
[0008]所述存储单元101的所述第一源漏区205连接位线BL0。
[0009]各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
[0010]各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
[0011]图2中，两个所述控制栅105可以分开控制，分别连接到控制栅线CG0和CG1，所述字线栅106连接到字线WL。
[0012]对所述存储单元101的所述存储单元101进行读取(read)时，以对靠近所述第一源漏区205对应的存储位
‘
a
’
进行读操作为例：
[0013]所述控制栅线CG0接0V；
[0014]所述字线WL接3.5V；
[0015]所述控制栅线CG1接5.3V；
[0016]所述位线BL0接0V。
[0017]所述位线BL1接读取电流Isense，大小如0.8A。
[0018]如图3所示，是现有闪存的存储单元的读电路在读操作时的读取电压曲线；图3中，读取电压包括未选定存储位的所述控制栅电压和所述字线电压，所述字线电压也采用WL表
示，未选定存储位的所述控制栅电压采用CG表示，图3中，读取电压曲线中仅表示WL或CG的高低电平，并不表示实际电压，故WL或CG的电压变化采用相同的曲线，且对应的曲线为WL/CG曲线。
[0019]可以看出，WL/CG曲线中，读取电压会在高电压即高电平
‘
H
’
和低电压即低电平
‘
L
’
之间切换。高电平
‘
H
’
又分成两个时间段，分别为时间段T1和T2。其中，时间段T1完成对选定存储位的读取；时间段T2则是在读取完成后，为了避免读取电压直接降到低电平
‘
L
’
而做了一个电压维持阶段。时间段T2的设置能降低读取电压即WL或CG的切换频率，从而能降低由于读取电压频繁切换所产生的功耗。
[0020]但是，随着读取次数的增加，时间段T2中的高电压会带来读干扰(disturb)，读干扰最后会使得对应的存储位的数据改变。而如果降低读取电压来降低读干扰，则不能保证在时间段T1中能实现正确读取，也即在时间段T1中，WL/CG的高电平
‘
H
’
变小后，读窗口会变小，故现有技术中，在读操作中，读电压的控制无法同时满足扩大读窗口以及降低读干扰的要求。

技术实现思路

[0021]本专利技术所要解决的技术问题是提供一种闪存的读电路的控制装置，能在读取时提供足够高的读取电压如控制栅电压和字线电压，从而提高读取窗口，同时还能防止较高读取电压所带来的读干扰。为此，本专利技术还提供一种闪存的读电路的控制方法。
[0022]为此，本专利技术提供的闪存的读电路的控制装置中，闪存包括多个存储单元，各所述存储单元都采用分离栅浮栅器件。
[0023]所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅。
[0024]沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构各控制所述沟道区的一个区域段。
[0025]各所述第一栅极结构的所述浮栅作为一个存储位。
[0026]各所述第一栅极结构的所述控制栅连接到对应的控制栅线。
[0027]各所述第二栅极结构连接到对应的字线。
[0028]读电路用于在读操作时为各所述控制栅线提供控制栅电压以及为所述字线提供字线电压。
[0029]在对选定的所述存储单元的读操作中，控制装置用于实现对未选定存储位的所述控制栅电压和所述字线电压进行控制，包括：
[0030]设置第一时间段，所述第一时间段为实现对所述选定的所述存储单元的选定存储位进行读取的时间。
[0031]将所述第一时间段内的所述未选定存储位的所述控制栅电压设置为第一高电压以及将所述字线电压设置为第二高电压，所述第一高电压保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通以及所述第二高电压保证所述第二栅极结构所控制的所述沟道区的区域段导通。
[0032]在所述第一时间段后设置第二时间段，在所述第二时间段内，所述未选定存储位的所述控制栅电压经历一个以上的依次降低的第一中电压，所述字线电压经历一个以上的依次降低的第二中电压；各所述第一中电压位于所述第一高电压和低电压之间，各所述第二中电压位于所述第二高电压和所述低电压之间，用以防止在所述第二时间段内产生读取干扰。
[0033]进一步的改进是，在所述读操作中，所述选定存储位的所述控制栅电压设置为所述低电压。
[0034]进一步的改进是，所述第二时间段内，各所述第一中电压对应的时间段组成多个第一时间子段，各所述第二中电压对应的时间段组成多个第二时间子段。
[0035]进一步的改进是，各所述第二时间子段和对应的所述第一时间子段的起始时间和终止时间都相同。
[0036]进一步的改进是，所述第一时间段、所述第二时间段对应的各所述第一时间子段的起始时间和终止时间通过多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存的读电路的控制装置，其特征在于，闪存包括多个存储单元，各所述存储单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构各控制所述沟道区的一个区域段；各所述第一栅极结构的所述浮栅作为一个存储位；各所述第一栅极结构的所述控制栅连接到对应的控制栅线；各所述第二栅极结构连接到对应的字线；读电路用于在读操作时为各所述控制栅线提供控制栅电压以及为所述字线提供字线电压；在对选定的所述存储单元的读操作中，控制装置用于实现对未选定存储位的所述控制栅电压和所述字线电压进行控制，包括：设置第一时间段，所述第一时间段为实现对所述选定的所述存储单元的选定存储位进行读取的时间；将所述第一时间段内的所述未选定存储位的所述控制栅电压设置为第一高电压以及将所述字线电压设置为第二高电压，所述第一高电压保证所述未选定存储位的所述第一栅极结构所控制的所述沟道区的区域段导通以及所述第二高电压保证所述第二栅极结构所控制的所述沟道区的区域段导通；在所述第一时间段后设置第二时间段，在所述第二时间段内，所述未选定存储位的所述控制栅电压经历一个以上的依次降低的第一中电压，所述字线电压经历一个以上的依次降低的第二中电压；各所述第一中电压位于所述第一高电压和低电压之间，各所述第二中电压位于所述第二高电压和所述低电压之间，用以防止在所述第二时间段内产生读取干扰。2.如权利要求1所述的闪存的读电路的控制装置，其特征在于：在所述读操作中，所述选定存储位的所述控制栅电压设置为所述低电压。3.如权利要求1所述的闪存的读电路的控制装置，其特征在于：所述第二时间段内，各所述第一中电压对应的时间段组成多个第一时间子段，各所述第二中电压对应的时间段组成多个第二时间子段。4.如权利要求3所述的闪存的读电路的控制装置，其特征在于：各所述第二时间子段和对应的所述第一时间子段的起始时间和终止时间都相同。5.如权利要求4所述的闪存的读电路的控制装置，其特征在于：所述第一时间段、所述第二时间段对应的各所述第一时间子段的起始时间和终止时间通过多个读使能信号控制，所述读使能信号的数量和所述第一时间段、所述第二时间段对应的各所述第一时间子段的个数和相同。6.如权利要求5所述的闪存的读电路的控制装置，其特征在于：各所述读使能信号都为脉冲信号。
7.如权利要求6所述的闪存的读电路的控制装置，其特征在于：所述控制装置还包括设置：芯片使能信号，所述芯片使能信号设置所述闪存的芯片使能时间段。8.如权利要求7所述的闪存的读电路的控制装置，其特征在于：在所述芯片使能时间段中，由所述第一时间段和所述第二时间段组成一个循环单元并循环一次以上；所述芯片使能时间段结束时，所述未选定存储位的所述控制栅电压和所述字线电压都设置为所述低电压；所述芯片使能信号同时作为脉冲宽度最大的所述读使能信号。9.如权利要求7所述的闪存的读电路的控制装置，其特征在于：在所述第二时间段结束后还包括第三时间段，所述第三时间段中，所述未选定存储位的所述控制栅电压和所述字线电压都设置为所述低电压；在所述芯片使能时间段中，由所述第一时间段、所述第二时间段和所述第三实际段组成一个循环单元并循环一次以上。10.如权利要求6所述的闪存的读电路的控制装置，其特征在于：所述控制装置还包括多个电荷泵，所述第一高电压、各所述第一中电压、所述第二高电压和各所述第二中电压都分别由对应的所述电荷泵输出。11.如权利要求10所述的闪存的读电路的控制装置，其特征在于：所述控制装置还包括2个所述电荷泵；第一电荷泵包括多个输出端，分别输出所述第一高电压和各所述第一中电压；第二电荷泵包括多个输出端，分别输出所述第二高电压和各所述第二中电压。12.如权利要求10所述的闪存的读电路的控制装置，其特征在于：所述控制装置还包括第一选择电路和第二选择电路；所述第一选择电路的各输入端分别连接所述第一高电压和各所述第一中电压中的一个，各选择端分别连接各所述读使能信号中的一个，各所述读使能信号从所述第一选择电路的输入端中选择一个电压作为所述第一选择电路的输出端的输出电压；所述第二选择电路的各输入...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：