一种基于ASIC芯片的64路PET电子学FPGA制造技术

本发明专利技术公开了一种基于ASIC芯片的64路PET电子学FPGA，其特征在于，包括FPGA时钟模块，用于接收外部输入的时钟信号并将其变频为ASIC芯片的工作时钟以及网络模块、ASIC数据获取与处理模块、FPGA复位模块、ASIC全局寄存器配置模块、ASIC通道寄存器配置模块的工作时钟；FPGA复位模块用于复位FPGA和外部ASIC芯片的工作状态；网络模块用于接收计算机发过来的ASIC内部寄存器配置参数以及将ASIC数据获取与处理模块输出的电荷、时间以及通道编号信息发送给计算机；ASIC全局寄存器配置模块用于配置ASIC芯片的全局寄存器；ASIC通道寄存器配置模块用于配置ASIC芯片的通道寄存器。模块用于配置ASIC芯片的通道寄存器。模块用于配置ASIC芯片的通道寄存器。

【技术实现步骤摘要】
一种基于ASIC芯片的64路PET电子学FPGA


[0001]本专利技术属于PET成像领域，具体涉及一种基于TOFPET 2C ASIC芯片的64路PET电子学FPGA。

技术介绍

[0002]PET系统在核医学成像领域是非常重要的断层成像系统，其凭借在疾病早期诊断方面的突出优势已经成为现代高端医疗领域中无法代替的检测手段。PET成像原理简述如下：注射的放射性药物示踪剂首先在生物体内衰变并发射正电子，正电子(e+)与体内的电子(e
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)湮没产生背对背发射的一对511keV能量的γ光子，这对γ光子被探测器探测到后，输出成对的模拟核脉冲信号，成对脉冲信号进入电子学系统进一步处理，从而得到脉冲信号的电荷信息以及时间信息，最后将这一对电荷、时间信息传给计算机进行图像重建，获得病灶的相关信息，如图1所示。
[0003]电子学系统内部的数据处理主要包含两个模块：电荷测量模块和时间测量模块。电荷测量模块用来获取探测器输出的脉冲信号电荷信息，该电荷量反映的是体内产生的γ光子的能量信息；时间测量模块用来获取探测器输出的脉冲信号起始时间信息，该时间信息反映的是体内γ光子的产生时刻。脉冲信号在电荷测量模块中，先经过积分放大电路处理，再经过滤波电路，最后经过模数变换器(Analog to Digital Converter，ADC，以下简称ADC)输出数字化的电荷信息，电荷信息进一步被FPGA获取并处理。在时间测量模块中，脉冲信号先经过快放大电路，再经过定时甄别电路，输出的数字脉冲最后经过时间数字转换器(Time to Digital Converter，TDC，以下简称TDC)，得到数字化的时间信息，该时间信息进一步被FPGA获取并处理，FPGA获取电荷、时间信息后，将其打包进一步处理或者直接传输到计算机。整个电子学系统的处理流程图如图2所示。
[0004]国际上已投入使用的大部分商用PET设备采用的是分立器件实现整个PET电子学的功能，其体积大、功耗高，使得整个PET系统集成度不高，硬件的安装、调试极不方便。目前GE、飞利浦以及西门子等国际医疗设备制造巨头也开发了基于各自研发的ASIC芯片的PET电子学，其利用一片ASIC芯片就能够完成多通道的电荷、时间测量，极大的提高PET电子学系统的集成度，且ASIC芯片在设计之初就考虑了功耗问题，其正常进行电荷、时间测量时的功耗非常低。
[0005]专用的ASIC芯片虽然集成了分立器件所能实现的所有功能，但为了使其正常工作，FPGA必须实时控制其工作参数，并开发特定的时序和逻辑算法来正确接收ASIC输出的高速数字化电荷、时间数据。因此，虽然在硬件结构上用该ASIC很容易取代传统分立器件电子学方式，但如何用FPGA控制该ASIC芯片，获取正确的电荷、时间信息，是需要解决的一个技术难点。

技术实现思路

[0006]针对现有技术中存在的问题，本专利技术的目的在于提供一种基于TOFPET 2C ASIC芯
片的64路PET电子学FPGA。
[0007]本专利技术的技术方案为：
[0008]一种基于ASIC芯片的64路PET电子学FPGA，其特征在于，包括FPGA时钟模块、FPGA复位模块、网络模块、ASIC全局寄存器配置模块、ASIC通道寄存器配置模块、ASIC数据获取与处理模块；
[0009]所述FPGA时钟模块，用于接收外部输入的时钟信号并将其变频为ASIC芯片的工作时钟以及所述网络模块、ASIC数据获取与处理模块、FPGA复位模块、ASIC全局寄存器配置模块、ASIC通道寄存器配置模块的工作时钟；
[0010]所述FPGA复位模块，用于当所述FPGA时钟模块启动后，复位FPGA的工作状态和外部的所述ASIC芯片的工作状态；
[0011]所述网络模块，用于接收计算机发过来的ASIC内部寄存器配置参数，包括ASIC全局寄存器配置参数以及64组ASIC通道寄存器配置参数；以及将所述ASIC数据获取与处理模块输出的电荷、时间以及通道编号信息发送给所述计算机；
[0012]所述ASIC全局寄存器配置模块，用于将所述ASIC全局寄存器配置参数发送到ASIC芯片内的全局寄存器，然后读取所述ASIC芯片内的全局寄存器值，然后将读取的所述全局寄存器值与所述ASIC全局寄存器配置参数进行比较，如果相同则判定所述ASIC芯片的全局寄存器配置成功；
[0013]所述ASIC通道寄存器配置模块，用于当所述ASIC芯片的全局寄存器配置成功后，将64组ASIC通道寄存器配置参数发送到所述ASIC芯片内的对应通道寄存器，然后读取所述ASIC芯片内的通道寄存器值与64组ASIC通道寄存器配置参数进行比较，如果对应相同则判定所述ASIC芯片的通道寄存器配置成功；
[0014]所述ASIC数据获取与处理模块，用于当所述ASIC芯片的通道寄存器配置成功后，接收所述ASIC芯片发过来的数据包并对其进行处理，得到电荷、时间以及通道编号信息并发送给所述网络模块。
[0015]进一步的，所述ASIC芯片为TOFPET 2C芯片，所述ASIC芯片配置为4条数据线、800Mbps的数据传输模式。
[0016]进一步的，所述ASIC数据获取与处理模块包含ASIC数据获取子模块、ASIC数据处理子模块；所述ASIC数据获取子模块用于接收所述ASIC芯片发过来的数据包；所述ASIC数据获取子模块包括4组“IDELAYE2+ISERDESE2”功能模块，每一条数据线对应一组“IDELAYE2+ISERDESE2”功能模块；将所述网络模块作为数据通信桥梁，首先利用计算机实时调节4个IDELAYE2的延迟参数，从而实现该4条数据线所发送过来的数据串行时序校正；然后开启4个ISERDESE2的数据移位功能，接收该4条线路所发送过来的数据并将其转换为串行数据发送到所述ASIC数据处理子模块；所述ASIC数据处理子模块对收到的数据进行处理，得到电荷、时间以及通道编号信息并发送给所述网络模块。
[0017]进一步的，所述FPGA时钟模块，用于接收外部输入的频率为40MHz的时钟信号并将其变频为4路频率分别为400MHz、125MHz、80MHz、5MHz的时钟信号；将频率为400MHz的时钟信号输出到ASIC芯片，作为其工作时钟；将频率为125MHz的时钟信号作为所述网络模块的工作时钟；将频率为80MHz的时钟信号作为所述ASIC数据获取与处理模块、FPGA复位模块的工作时钟；将频率为5MHz的时钟信号作为所述ASIC全局寄存器配置模块、ASIC通道寄存器
配置模块的工作时钟。
[0018]进一步的，计算机按顺序将所述ASIC内部寄存器配置参数发送到所述网络模块，即先发送ASIC全局寄存器配置参数，再从第0通道开始依次发送所述ASIC芯片所需的64组ASIC通道寄存器配置参数；所述FPGA内部分配65个缓存空间，第1个缓存空间存储所述ASIC全局寄存器配置参数，第2个缓存空间存储所述ASIC芯片第0通道对应的一组ASIC通道寄存器配置参数，以此类本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于ASIC芯片的64路PET电子学FPGA，其特征在于，包括FPGA时钟模块、FPGA复位模块、网络模块、ASIC全局寄存器配置模块、ASIC通道寄存器配置模块、ASIC数据获取与处理模块；所述FPGA时钟模块，用于接收外部输入的时钟信号并将其变频为ASIC芯片的工作时钟以及所述网络模块、ASIC数据获取与处理模块、FPGA复位模块、ASIC全局寄存器配置模块、ASIC通道寄存器配置模块的工作时钟；所述FPGA复位模块，用于当所述FPGA时钟模块启动后，复位FPGA的工作状态和外部的所述ASIC芯片的工作状态；所述网络模块，用于接收计算机发过来的ASIC内部寄存器配置参数，包括ASIC全局寄存器配置参数以及64组ASIC通道寄存器配置参数；以及将所述ASIC数据获取与处理模块输出的电荷、时间以及通道编号信息发送给所述计算机；所述ASIC全局寄存器配置模块，用于将所述ASIC全局寄存器配置参数发送到ASIC芯片内的全局寄存器，然后读取所述ASIC芯片内的全局寄存器值，然后将读取的所述全局寄存器值与所述ASIC全局寄存器配置参数进行比较，如果相同则判定所述ASIC芯片的全局寄存器配置成功；所述ASIC通道寄存器配置模块，用于当所述ASIC芯片的全局寄存器配置成功后，将64组ASIC通道寄存器配置参数发送到所述ASIC芯片内的对应通道寄存器，然后读取所述ASIC芯片内的通道寄存器值与64组ASIC通道寄存器配置参数进行比较，如果对应相同则判定所述ASIC芯片的通道寄存器配置成功；所述ASIC数据获取与处理模块，用于当所述ASIC芯片的通道寄存器配置成功后，接收所述ASIC芯片发过来的数据包并对其进行处理，得到电荷、时间以及通道编号信息并发送给所述网络模块。2.根据权利要求1所述的64路PET电子学FPGA，其特征在于，所述ASIC芯片为TOFPET 2C芯片，所述ASIC芯片配置为4条数据线、800Mbps的数据传输模式。3.根据权利要求2所述的64路PET电子学FPGA，其特征在于，所述ASIC数据获取与处理模块包含ASIC数据获取子模块、ASIC数据处理子模块；所述ASIC数据获取子模块用于接收所述ASIC芯片发过来的数据包；所述ASIC数据获取子模块包括4组“IDELAYE2+ISERDESE2”功能模块，每一条数据线对应一组“IDELAYE2+ISERDESE2”功能模块；将所述网络模块作为数据通信桥梁，首先利用计算机实时调节4个IDELAYE2的延迟参数，从而实现该4条数据线所发送过来的数据串行时序校正；然后开启4个ISERDESE2的数据移位功能，接收该4条线路所发送过来的数据并将其转换为串行数据发...

【专利技术属性】
技术研发人员：周魏，章志明，王培林，胡婷婷，李道武，丰宝桐，李晓辉，黄先超，魏龙，
申请(专利权)人：济南中科核技术研究院，
类型：发明
国别省市：