乘法器、数据处理方法及相关设备技术

本申请实施例提供一种乘法器、数据处理方法及相关设备，所述乘法器包括：乘数确定电路、乘数寄存器、被乘数寄存器、运算电路，所述乘数确定电路配置为根据输入的初始乘数和/或初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数，以及根据所述实际乘数、所述实际被乘数更新所述乘数寄存器、所述被乘数寄存器；所述运算电路配置为根据所述乘数寄存器中的实际乘数以及所述被乘数寄存器中的实际被乘数，执行乘法运算。本申请实施例提供的乘法器能够提高乘法器的运算速度，降低功耗。降低功耗。降低功耗。

【技术实现步骤摘要】
乘法器、数据处理方法及相关设备


[0001]本专利技术实施例涉及电子
，具体涉及一种乘法器、数据处理方法及相关设备。

技术介绍

[0002]伴随着人工智能、深度学习等技术的不断成熟，各类任务中包含的乘法运算越来越多，各种计算类硬件结构都会不同程度的使用到乘法器(Multiplier)。乘法器作为运算电路中的核心部件，制约着运算电路的整体性能。因此，如何提高乘法器的整体性能成为本领域技术人员亟需解决的技术问题。

技术实现思路

[0003]有鉴于此，本申请实施例提供一种乘法器、数据处理方法及相关设备，能够提高乘法运算的效率。
[0004]为实现上述目的，本申请实施例提供如下技术方案。
[0005]第一方面，本专利技术实施例提供一种乘法器，包括：乘数确定电路、乘数寄存器、被乘数寄存器、运算电路，其中，所述乘数确定电路的输出端与所述乘数寄存器、被乘数寄存器的输入端连接，所述乘数寄存器的输出端与所述运算电路的乘数输入端连接、所述被乘数寄存器的输出端与所述运算电路的被乘数输入端连接；
[0006]所述乘数确定电路配置为根据输入的初始乘数和/或初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数，以及根据所述实际乘数、所述实际被乘数更新所述乘数寄存器、所述被乘数寄存器；
[0007]所述运算电路配置为根据所述乘数寄存器中的实际乘数以及所述被乘数寄存器中的实际被乘数，执行乘法运算。
[0008]可选的，所述乘数确定电路进一步包括：模糊判断模块，配置为判断所述初始乘数能够产生的非0部分积的数量是否小于预设值，当小于预设值时，以所述初始乘数为所述实际乘数，当大于或等于预设值时，以所述初始被乘数为所述实际乘数。
[0009]可选的，所述乘数确定电路进一步包括：精细判断模块，配置为比较所述初始乘数能够产生的非0部分积的数量以及所述初始被乘数能够产生的非0部分积数量，将所述初始乘数与所述初始被乘数中产生较少非0部分积的作为所述实际乘数。
[0010]可选的，所述乘数确定电路还配置为通过比较所述初始乘数或所述初始被乘数中，相邻的两个比特位数值是否相同，获得所述初始乘数或所述初始被乘数能够产生的非0部分积的数量。
[0011]可选的，所述模糊判断模块进一步包括：n个同或模块，其中n的取值与所述初始乘数的位数相同；每一同或模块进一步包括：第一NMOS管、第二NMOS管、第三NMOS管；其中，所述第一NMOS管、所述第二NMOS管的漏端相连，并与所述第三NMOS管的栅端相连；所述第一NMOS管的栅端和源端分别接入所述初始乘数的相邻的两个比特位，所述第二NMOS管的栅端
和源端分别接入所述相邻的两个比特位的取反值；
[0012]n个第四NMOS管，源端与对应的同或模块连接，漏端连接在M点；
[0013]锁存器，输入端与所述第四NMOS管的漏端相连。
[0014]可选的，所述运算电路进一步包括：
[0015]部分积产生电路，配置为根据所述实际乘数、所述实际被乘数产生部分积；
[0016]部分积压缩电路，输入端与所述部分积产生电路的输出端连接，配置为对所述部分积进行压缩，生成伪和；
[0017]求和电路，输入端与所述部分积压缩电路的输出端连接，配置为将所述伪和相加，获取最终的运算结果。
[0018]第二方面，本申请实施例还提供一种数据处理方法，包括：
[0019]获取乘法运算的初始乘数与初始被乘数；
[0020]根据所述初始乘数和/或所述初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数。
[0021]可选的，所述根据所述初始乘数和/或所述初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数的步骤，包括：
[0022]判断所述初始乘数能够产生的非0部分积的数量是否小于预设值；
[0023]当小于预设值时，以所述初始乘数为所述实际乘数，当大于或等于预设值时，以所述初始被乘数为所述实际乘数。
[0024]可选的，所述根据所述初始乘数和/或所述初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数，包括：
[0025]比较所述初始乘数能够产生的非0部分积的数量以及所述初始被乘数能够产生的非0部分积的数量，将所述初始乘数与所述初始被乘数中产生较少非0部分积的作为所述实际乘数。
[0026]可选的，所述根据所述初始乘数和/或所述初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数的步骤中，通过比较所述初始乘数或所述初始被乘数中，相邻的两个比特位数值是否相同，获得所述初始乘数或所述初始被乘数能够产生的非0部分积的数量。
[0027]第三方面，本申请实施例还提供一种处理器芯片，包括前述的乘法器。
[0028]可以看出，本专利技术实施例提供的乘法器、数据处理方法及相关设备利用部分积产生的机制对输入的乘数先进行选择，尽可能的增加乘数产生的全0部分积，从而可以在后续计算过程中减少电路的翻转，降低电路功耗，本专利技术实施例提供的乘法器可以在一定程度上减少乘法运算的时间，降低乘法运算的功耗。
附图说明
[0029]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0030]图1为本专利技术实施例提供的乘法器的结构示意图；
[0031]图2为本专利技术实施例提供的乘法器中乘数确定电路的结构示意图；
[0032]图3为本专利技术实施例提供的判断电路的结构示意图；
[0033]图4为本专利技术实施例提供的乘法器中运算电路的结构示意图；
[0034]图5为本专利技术实施例提供的数据处理方法的流程图。
具体实施方式
[0035]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0036]如
技术介绍
所述，各类涉及计算的硬件结构，例如微处理器，都会不同程度的使用到乘法器。乘法器可以是微处理器中算数逻辑单元的核心部件，制约着微处理器运算电路的整体性能。具体的，乘法器对微处理器的影响可以体现在：一方面，微处理器如果要达到较高的运行速度，处于关键路径上的速度必须足够快，而乘法器正处于微处理器的关键路径上，因此乘法器运行速度极大的影响了整个微处理器的工作频率；另一方面，随着微处理器的处理位宽的不断提高，整个乘法器单元占用的面积也越来越大，功耗也随之提升，乘法器的功耗会影响整个微处理器的整体功耗。
[0037]现有的乘法器在运本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种乘法器，其特征在于，包括：乘数确定电路、乘数寄存器、被乘数寄存器、运算电路，其中，所述乘数确定电路的输出端与所述乘数寄存器、被乘数寄存器的输入端连接，所述乘数寄存器的输出端与所述运算电路的乘数输入端连接、所述被乘数寄存器的输出端与所述运算电路的被乘数输入端连接；所述乘数确定电路配置为根据输入的初始乘数和/或初始被乘数能够产生的非0部分积的数量，确定用于乘法运算的实际乘数和实际被乘数，以及根据所述实际乘数、所述实际被乘数更新所述乘数寄存器、所述被乘数寄存器；所述运算电路配置为根据所述乘数寄存器中的实际乘数以及所述被乘数寄存器中的实际被乘数，执行乘法运算。2.如权利要求1所述的乘法器，其特征在于，所述乘数确定电路进一步包括：模糊判断模块，配置为判断所述初始乘数能够产生的非0部分积的数量是否小于预设值，当小于预设值时，以所述初始乘数为所述实际乘数，当大于或等于预设值时，以所述初始被乘数为所述实际乘数。3.如权利要求1或2所述的乘法器，其特征在于，所述乘数确定电路进一步包括：精细判断模块，配置为比较所述初始乘数能够产生的非0部分积的数量以及所述初始被乘数能够产生的非0部分积数量，将所述初始乘数与所述初始被乘数中产生较少非0部分积的作为所述实际乘数。4.如权利要求1所述的乘法器，其特征在于，所述乘数确定电路还配置为通过比较所述初始乘数或所述初始被乘数中，相邻的两个比特位数值是否相同，获得所述初始乘数或所述初始被乘数能够产生的非0部分积的数量。5.如权利要求2所述的乘法器，其特征在于，所述模糊判断模块进一步包括：n个同或模块，其中n的取值与所述初始乘数的位数相同；每一同或模块进一步包括：第一NMOS管、第二NMOS管、第三NMOS管；其中，所述第一NMOS管、所述第二NMOS管的漏端相连，并与所述第三NMOS管的栅端相连；所述第一NMOS管的栅端和源端分别接入所述初始乘数的相邻的两个比特位，所述第二NMOS管的栅端和源端分别接入所述相邻的两个比特位的取反值...

【专利技术属性】
技术研发人员：魏依苒，孙燃，
申请(专利权)人：成都海光集成电路设计有限公司，
类型：发明
国别省市：