宽带隙半导体器件与其制造方法技术

本发明专利技术提供一种宽带隙半导体器件与其制造方法。所述宽带隙半导体器件包括衬底、外延层、合并PN结肖特基(merged PN junction Schottky，MPS)二极管阵列以及围绕MPS二极管阵列的边缘终端区。外延层具有第一平面、第二平面以及位于第一平面与第二平面之间的数个沟槽。MPS二极管阵列形成于外延层的第一平面中。边缘终端区包括浮动环区以及过渡区。浮动环区具有形成于外延层的第二平面中的浮动环。过渡区位于浮动环区与MPS二极管阵列间。过渡区包括一PIN二极管，而所述PIN二极管形成于数个沟槽中以及沟槽之间的外延层上。个沟槽中以及沟槽之间的外延层上。个沟槽中以及沟槽之间的外延层上。

【技术实现步骤摘要】
宽带隙半导体器件与其制造方法


[0001]本专利技术涉及一种半导体器件，且特别是有关于一种宽带隙半导体器件与其制造方法。

技术介绍

[0002]一种硅半导体整流器件，包括具有pn结的PiN二极管，以及在半导体层和金属之间的载流子势垒具有功函数差的肖特基势垒二极管(Schottky barrier diode，SBD)，以将输入电流整流为输出整流电流。在SBD中，JBS(Junction Barrier Schottky，结势垒肖特基)二极管设置在半导体层的表面，以缓和施加到半导体层和金属之间的界面的电场。JBS包括具有与半导体层(例如n型)不同导电类型的掺杂区(例如p型)。还有一种MPS(merged PN junction Schottky，合并PN结肖特基)二极管，其中p型区域与JBS的金属之间的接触设置为或接近欧姆连接，并在掺杂区和半导体层之间施加超过内建电位(Vbi)的电压时，通过电导调制(conductivity modulation)注入少数载流子，以降低电阻。
[0003]另一方面，碳化硅(SiC)等宽带隙半导体被期待作为下一代功率半导体装置。此宽带隙半导体相对于硅而言具有带隙宽、高击穿场强与热导率高的优点，利用此宽带隙半导体的特性，可使功率半导体器件在高温下运作时依然维持低损耗的状况得以实现。
[0004]近来，相较于Si pn二极管，由于SiC肖特基二极管具有更加出色的开关效能，故主要用作高端开关式电源供应器(switch mode power supply，SMPS)的功率因子控制(power factor control，PFC)单元。此外，在通电期间或线路周期关闭后，此器件常发生对浪涌电流(surge current)应力的耐受性相对较低的现象，这是由于肖特基器件单极的电阻具有显著的正温度系数，因此，急需改善其应付浪涌电流的能力。

技术实现思路

[0005]本专利技术提供一种具有增进应付浪涌电流能力的宽带隙半导体器件，以增加器件的性价比(performance/cost ratio)。
[0006]本专利技术还提供一种宽带隙半导体器件的制造方法。
[0007]本专利技术的一种宽带隙半导体器件，包括衬底、外延层、合并PN结肖特基(MPS)二极管阵列以及围绕MPS二极管阵列的边缘终端区。该外延层具有第一平面、围绕第一平面的第二平面以及位于第一平面与第二平面之间的数个沟槽，其中第二平面比第一平面更接近衬底。MPS二极管阵列形成于外延层的第一平面中。边缘终端区包括浮动环(floating ring)区以及过渡区。浮动环区具有形成于外延层的第二平面中的浮动环。过渡区位于浮动环区与MPS二极管阵列间。过渡区包括PIN二极管，而PIN二极管形成于数个沟槽中以及沟槽之间的外延层上。
[0008]在本专利技术的实施例中，上述的MPS二极管阵列包括：数个第一p+掺杂区以及肖特基金属层，所述第一p+掺杂区位于外延层中，以在外延层与每个第一p+掺杂区之间形成PN结；所述肖特基金属层设置于外延层上，以与第一p+掺杂区之间的外延层形成数个肖特基二极
管。
[0009]在本专利技术的实施例中，上述的肖特基二极管被第一p+掺杂区所围绕。
[0010]在本专利技术的实施例中，上述的肖特基二极管的形状为条状、点状、六边形、圆形或上述形状的组合。
[0011]在本专利技术的实施例中，上述的第一p+掺杂区被肖特基二极管所围绕。
[0012]在本专利技术的实施例中，上述的肖特基金属层延伸并覆盖沟槽的侧壁与底部以及沟槽之间的外延层上。
[0013]在本专利技术的实施例中，上述的PIN二极管包括第二p+掺杂区，形成于沟槽的侧壁与底部以及沟槽之间的外延层上。
[0014]在本专利技术的实施例中，上述的每个沟槽的底部与第二平面共平面。
[0015]在本专利技术的实施例中，上述的数个浮动环为数个第三p+掺杂区。
[0016]本专利技术的一种宽带隙半导体器件的制造方法，包括在衬底上形成外延层，其中外延层具有第一平面；移除部分外延层，以形成围绕第一平面的第二平面，并在第一平面与第二平面之间形成数个沟槽；在外延层的第一平面中形成MPS二极管阵列；在数个沟槽中以及沟槽之间的外延层上形成PIN二极管；以及在外延层的第二平面中形成数个浮动环。所述MPS二极管阵列包括位在外延层中的数个第一p+掺杂区，以在外延层与每个第一p+掺杂区之间形成PN结，以及在第一p+掺杂区之间与外延层形成的数个肖特基二极管。所述PIN二极管包括第二p+掺杂区。所述数个浮动环为数个第三p+掺杂区，且第一p+掺杂区、第二p+掺杂区以及第三p+掺杂区是同时被注入。
[0017]在本专利技术的另一实施例中，上述形成MPS二极管阵列的步骤包括形成肖特基金属层，以在第一p+掺杂区之间与外延层形成所述肖特基二极管。
[0018]在本专利技术的另一实施例中，上述形成肖特基金属层的步骤包括延伸肖特基金属层，以覆盖沟槽的侧壁与底部以及沟槽之间的外延层。
[0019]在本专利技术的另一实施例中，上述形成第一p+掺杂区、第二p+掺杂区以及第三p+掺杂区的步骤为一步注入或两步注入。
[0020]基于上述，本专利技术提供的宽带隙半导体器件，所述PIN二极管是形成于MPS二极管阵列与浮动环之间的数个沟槽内。由于PIN二极管的接触面积显著地增加，所以受惠于沟槽侧壁的冶金结(metallurgy junction)，使正向偏压电流大大地提高，使得浪涌的稳健性(robustness)因此大为增强。此外，MPS二极管阵列与边缘终端区的浮动环被设置在不同平面上。因为浮动环位在比MPS二极管阵列更接近衬底的平面上，所以由于接近衬底更早电流崩溃的特性(early breakdown characteristic)，所述MPS二极管与过渡区中的所述PIN二极管会被所述浮动环屏蔽。因此，本专利技术的MPS二极管会具有更好的重复雪崩承受性(repetitive avalanche ruggedness performance)。此外，根据本专利技术的方法，位在浮动环区中的浮动环、MPS二极管的PN结以及过渡区中的PIN二极管的各掺杂区可被同时形成，从而可以有效地节省用于制造宽带隙半导体器件的成本与时间。
[0021]为让本专利技术的上述特征和优点能更明显易懂，下文特举数个实施例，并配合附图作详细说明如下。
附图说明
[0022]图1是依照本专利技术的一实施例的一种宽带隙半导体器件的剖面示意图；
[0023]图2A是依照本专利技术上述实施例的一种宽带隙半导体器件的第一例的俯视图；
[0024]图2B是依照本专利技术上述实施例的一种宽带隙半导体器件的第二例的俯视图；
[0025]图2C是依照本专利技术上述实施例的一种宽带隙半导体器件的第三例的俯视图；
[0026]图2是依照本专利技术的另一实施例的一种宽带隙半导体器件的剖面示意图；
[0027]图3A～3H是依照本专利技术的另一实施例的一种宽带隙半导体器件的制造方法的各步骤的剖面示意图。
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【技术保护点】

【技术特征摘要】
1.一种宽带隙半导体器件，其特征在于，包括：衬底；外延层，设置于所述衬底上，其中所述外延层具有第一平面、围绕所述第一平面的第二平面、位于所述第一平面与所述第二平面之间的数个沟槽，且所述第二平面比所述第一平面更靠近所述衬底；合并PN结肖特基二极管阵列，形成于所述外延层的所述第一平面中；以及边缘终端区，围绕所述合并PN结肖特基二极管阵列，其中所述边缘终端区包括：浮动环区，具有数个浮动环，形成于所述外延层的所述第二平面中；以及过渡区，位于所述浮动环区与所述合并PN结肖特基二极管阵列之间，其中所述过渡区包括PIN二极管，形成于所述数个沟槽中以及所述数个沟槽之间的所述外延层上。2.根据权利要求1所述的宽带隙半导体器件，其特征在于，所述合并PN结肖特基二极管阵列包括：数个第一p+掺杂区，位于所述外延层中，以在所述外延层与每个所述第一p+掺杂区之间形成PN结；以及肖特基金属层，设置于所述外延层上，以与所述第一p+掺杂区之间的所述外延层形成数个肖特基二极管。3.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述数个肖特基二极管被所述第一p+掺杂区所围绕。4.根据权利要求3所述的宽带隙半导体器件，其特征在于，所述数个肖特基二极管的形状为条状、点状、六边形、圆形或上述形状的组合。5.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述第一p+掺杂区被所述数个肖特基二极管所围绕。6.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述肖特基金属层延伸并覆盖所述数个沟槽的侧壁与底部以及所述数个沟槽之间的所述外延层上。7.根据权利要求1所述的宽带隙半导体器件，其特征在于，所述PIN二极管包括第二p+掺杂区，形成于所述数个沟槽的侧壁与底部以及所述数个沟槽之间的所述外延层上。8....

【专利技术属性】
技术研发人员：陈伟梵，蔡国基，
申请(专利权)人：力拓半导体股份有限公司，
类型：发明
国别省市：